串口通信中数据的奇偶校验位算法

串口通信中数据的奇偶校验位算法
奇偶校验位是一个表示给定位数的二进制数中 1 的个数是奇数还是偶数的二进制数。奇偶校验位是最简单的错误检测码。奇偶校验位有两种类型:偶校验位与奇校验位。如果一组给定数据位中 1 的个数是奇数,那么偶校验位就置为 1,从而使得总的 1 的个数是偶数。如果给定一组数据位中 1 的个数是偶数,那么奇校验位就置为 1,使得总的 1 的个数是奇数。偶校验实际上是循环冗余校验的一个特例,通过多项式 x + 1 得到 1 位 CRC
对数据传输正确性的一种校验方法。在数据传输前附加一位奇校验位,用来表示传输的数据中"1"的个数是奇数还是偶数,为奇数时,校验位置为"0",否则置为"1",用以保持数据的奇偶性不变。例如,需要传输"11001110",数据中含5个"1",所以其奇校验位为"0",同时把"110011100"传输给接收方,接收方收到数据后再一次计算奇偶性,"110011100"中仍然含有5个"1",所以接收方计算出的奇校验位还是"0",与发送方一致,表示在此次传输过程中未发生错误。
大家一定会问,如何计算奇偶性呢,在计算机内有一种 特殊的运算它遵守下面的规则:
1+1=0; 1+0=1; 0+1=1; 0+0=0;我们把传送过来的1100111000逐位相加就会得到一个1,应该注意的的,如果在传送中1100111000变成为0000111000,通过上面的运算也将得到1,接收方就会认为传送的数据是正确的,这个判断正确与否的过程称为校验。而使用上面方法进行的校验称为奇校验,奇校验只能判断传送数据中奇数个数据从0变为1或从1变为0的情况,对于传送中偶数个数据发生错误,它就无能为力了。

Odd Parity(奇校验),校核数据完整性的一种方法,一个字节的8个数据位与校验位(parity bit )加起来之和有奇数个1。校验线路在收到数后,通过发生器在校验位填上0或1,以保证和是奇数个1。因此,校验位是0时,数据位中应该有奇数个1;而校验位是1时,数据位应该有偶数个1。如果读取数据时发现与此规则不符,CPU会下令重新传输数据。 奇/偶校验(ECC)是数据传送时采用的一种校正数据错误的一种方式,分为奇校验和偶校验两种。 如果是采用奇校验,在传送每一个字节的时候另外附加一位作为校验位,当实际数据中“1”的个数为偶数的时候,这个校验位就是“1”,否则这个校验位就是“0”,这样就可以保证传送数据满足奇校验的要求。在接收方收到数据时,将按照奇校验的要求检测数据中“1”的个数,如果是奇数,表示传送正确,否则表示传送错误。 同理偶校验的过程和奇校验的过程一样,只是检测数据中“1”的个数为偶数。


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### 回答1: 奇偶校验是一种常见的校验方式,可以检测数据传输的错误。在verilog,我们可以使用testbench来测试我们的奇偶校验电路。 在testbench,我们需要生成一些随机的输入数据,并将其送入奇偶校验电路进行检验。同时,我们还需要在testbench编写代码来验证输出是否正确。 首先,我们可以使用$random函数来生成随机的输入数据,并将其赋值给我们的输入信号。接着,我们需要在输入数据的最高加上奇偶校验。具体来说,如果输入数据1的个数为偶数,那么奇偶校验为0;如果输入数据1的个数为奇数,那么奇偶校验为1。最后,我们可以将输入信号和输出信号打印出来,以便于我们观察和验证结果。 我们可以编写一个简单的例子来说明以上内容: module parity_check_tb; reg [7:0] input_data; wire output; parity_check uut( .data(input_data), .parity_bit(output) ); initial begin $monitor("input_data=%b, output=%b", input_data, output); input_data = $random; if ($countones(input_data) % 2 == 0) begin input_data[7] = 0; end else begin input_data[7] = 1; end #10 $finish; end endmodule 在这个例子,我们实例化了一个奇偶校验电路uut,并将随机生成的8输入数据赋值给了input_data。接着,我们根据输入数据1的个数来计算奇偶校验,并将这个结果存储在输入数据的最高(即第8)。最后,我们使用$monitor函数来打印输入数据和输出信号,并在10个时间单后结束仿真。 当我们运行这个testbench时,我们可以看到仿真输出的结果,以及我们编写的verilog代码是否能够正常工作。 总之,在verilog使用testbench测试奇偶校验电路是非常简单而有效的。我们只需要生成一些随机的输入数据,计算奇偶校验,并将其送入电路进行检验,即可对电路进行测试和验证。 ### 回答2: 奇偶校验是一种在数据传输确保数据准确性的方法,它通过添加校验来检查数据传输过程是否发生了错误。在Verilog,我们可以通过编写testbench来模拟奇偶校验过程,并确保它的有效性。以下是如何实现奇偶校验testbench的步骤: 首先,我们需要创建一个奇偶校验模块,它接受输入数据和一个使能信号,并生成一个校验输出。我们需要确保在模块实现正确的奇偶校验算法。然后,我们可以编写一个testbench,该testbench模拟了输入数据和使能信号,并将其传递给奇偶校验模块。 在testbench,我们可以通过使用$monitor输出信号的值来跟踪模块的输出值。我们还可以使用$assert宏来检查模块的正确性。$assert将比较模块的输出值与期望结果,并在不匹配时显示一个错误消息。 为了测试不同的输入数据和使能信号,我们可以编写一个任务,该任务将生成随机数据,并将其传递给testbench。这样,我们可以测试奇偶校验是否适用于各种输入数据和状态。 在编写完testbench后,我们可以运行仿真,以验证奇偶校验模块的正确性。我们可以检查输出结果并检查是否有任何信号不匹配的报错消息。如果没有错误消息,则可以确定奇偶校验模块可靠地检测数据传输的任何错误。 综上所述,测试奇偶校验模块的testbench是一种检查数据传输准确性的有效方法,通过验证模块的正确性和跟踪输出结果,我们可以保证奇偶校验的有效性。 ### 回答3: 奇偶校验是一种错误检测和纠正的方法,一般用于串行通信等有限数据通信领域。在这种方法,发送方通过在数据头或数据尾添加一个“奇偶”,以确保数据在传输过程不会被损坏或篡改。在接收端,接收方通过计算接收到的数据1的数量来判断数据是否正确。奇偶校验通常使用2个数据线:数据线和奇偶校验线。 Verilog是一种硬件描述语言,常用于数字逻辑电路的设计和仿真。测试台(testbench)是一种在仿真使用的Verilog代码,它能够模拟电路的输入和输出,以测试电路的功能和正确性。 对于奇偶校验电路的测试台代码,我们需要设置一个模拟的串行通信信道,包括一个发送方和一个接收方模块,以及相应的测试数据。我们可以使用$readmemb或其他文件输入方式,从文件读取测试数据。测试台代码需要实现以下步骤: 1. 初始化输入数据。 2. 发送方将数据和奇偶一起发送到通信线上。 3. 接收方接收数据和奇偶,并进行奇偶校验。 4. 如果接收到的数据与发送方发送的数据相同,测试成功;否则,测试失败,并输出错误信息。 测试台可以使用$display或$monitor等调试命令,输出测试结果和错误信息。此外,我们可以使用不同的测试数据和测试方法,以验证奇偶校验电路的正确性。

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