Clara_D-CSDN博客

原创 Matlab批量处理测试数据的方法：以VCO的调谐测试曲线处理为例

目前还是手动测量的情况下，比如我测试的时候存的数据格式名称是VT-M1-1111到VT-M3-0000，就可以用如下的matlab代码for循环对数据进行批量搬移到一个数组里。（当然最好是搭建一个自动化测试平台，一边测试一边把数据抓取了，这个以后可以搞一下再更新）我们都知道得到的VCO调谐曲线是一根一根扫出来的，如果要手动对数据进行处理很麻烦。

2023-09-25 10:42:11 397 1

原创占空比任意方波的傅里叶级数展开

但有的时候信号的占空比不一定是50%的信号，这时我们要对其进行傅里叶变换或者频谱推导的时候，就不太适用了。因此本文将对占空比任意的方波信号的傅里叶级数展开进行推导。本文推导将使用傅里叶级数变换的复数形式，具体推导可观看B站Dr.CAN的视频。这里直接引用结论：周期为T的周期函数f(t)可以展开为。常见的方波信号傅里叶级数展开都是占空比为50%，如。上式还可以整理为一个sinc函数的形式。为系数的一系列级数。

2023-06-28 12:08:45 2936 1

转载转 | Calibre LVS的一些设置细节

（1）LVS Options->Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项会Run很久，所以一般都会选择这个选项；若选择Abort LVS on Softchk errors选项，则有软连接时会中断LVS，此时不选这个选项再RUN LVS，这样LVS就不会中断并且会报出软连接的地方，一般不选择这个选项。

2022-10-19 11:23:06 7046 1

原创使用Transient noise和ac noise仿真晶体管噪声

作为基本仿真方法，transient noise是比较少用的工具，noise和pss&pnoise的噪声仿真方法更为常见。transient noise在非线性电路比如ADC、PLL等电路仿真中是有必要的。此篇博客以仿真TSMC65nm nch core管三种噪声类型（thermal noise, flick noise, gate induced noise）为例，分别比较了transient nosie和ac noise的仿真结果，并给出了transient noise和ac noise的使用示例。

2022-08-24 16:29:25 10672 9

原创 Virtuoso 使用笔记

这里用来记录一些没有在网上找到答案的warning或者error，随缘更新。warningWARNING (CMI-2682): I29.I0.M0: The bulk-drain junction forward bias voltage (937.046 mV) exceeds `VjdmFwd’ = 926.301 mV. The results are now incorrect because the junction current model has been linearized

2022-05-06 15:55:01 10239 2

原创 Virtuoso 无法建立Verilog-A和functional cellview：WARNING (TE-1308)

问题描述你写好了一个Verilog-A或者functional的cell view，但是在保存的时候仿真器报了如下的警告：Verilog-A view:WARNING (TE-1308): Failed to perform syntax check for cellview ‘mytest myver veriloga’.WARNING (TE-1312): Compilation errors or warnings have been detected in the HDL file for

2022-04-13 23:21:47 4105 3

原创 Spectre trans仿真不收敛，step极小怎么办？

有的时候我们在做Spectre trans瞬态仿真时，也许会遇到不收敛的情况，log上面print出来的time step越来越小，甚至可能是10e-18的级别，导致仿真无法结束，这是怎么回事呢？不收敛的原因在Cadence的官方文档Spectre® Classic Simulator, Spectre APS, Spectre X, and Spectre XPS User Guide中可以找到这样一段话：也就是说，当电路中存在较为理想或者简单的模型时，可能会产生边沿十分陡峭的翻转信号，即非常迅速

2022-04-13 22:45:55 13817 9

转载转 | 使用Matlab求解数值解

摘要我们都知道Matlab功能强大，是平时做科研做项目不可缺少的帮手。但是有的时候使用不熟练确实会走一些弯路，本贴用来记录一下今天在用Matlab求解数值解遇到的问题，概括来说，就是求解数值解的时候不要用solve函数，它是试图求符号解，非常慢，而且相当一部分方程本身没有符号解。尽管很多博客介绍solve函数的时候会提到也可以求数值解，如 vpasolve函数，但还是建议大家对Matlab求解函数有更多的了解。如 fzero函数和 fsolve函数等数值方法求。举例问题简述：我用已知变量值代入等

2022-03-31 12:29:19 18660

原创如何在Cadence Virtuoso中自定义快捷键？

引言在使用Cadence Virtuoso画电路的时候，快捷键可以提高我们的工作效率。但Virtuoso中只定义了一些常用的基本快捷键，有些时候我们在进行一些额外操作的时候也希望有快捷键，这时候就需要自定义快捷键了。举个例子，我们都知道schematic中快捷键9可以高亮Net，但是如何取消高亮呢？如果没有定义快捷键，就需要从菜单Create>>Probe>>Remove all了，十分麻烦。能不能把取消高亮变得和高亮一样简单呢？答案是可以的，只需要用户自定义取消高亮的快捷

2022-03-30 12:24:19 11001 5

转载转 | 关于电荷注入（Charge injection）

具体的问题来源电荷注入影响图（复位后积分器电压突变）电荷注入（charge-injection）是mos开关常见的一个问题，在这里简单的说一下：下图是电荷注入问题的示意，MOS管导通时在沟道区会存在沟道电荷，在导通或关断的瞬间，此电荷流入或流出MOS开关，因此会改变对应节点的电压，引入误差。一般在开关开启时，由于输出和输入相接，Vo跟随Vi，故电荷注入导致Vo的瞬时变化常可以忽略；而在开关断开时，电荷流出开关管在Vo端引入电压的跳变，而此时开关已断开，此Vo信号的误差无法恢复。故此，我们主要主

2022-03-02 17:00:07 6751

转载转 | cadence验证仿真工具IUS，IES，irun和xrun

以下内容均转自http://www.lujun.org.cn/?p=3714IUS和IEScadence，有两大验证仿真工具。一个是IUS，一个是IES。IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。官方介绍如下：IUS（incisive unified simulator） Cadence IUS allows to perform behavioral simulation on Verilog and VHDL code.IES是cadence现在的仿真

2022-02-16 15:59:56 14027 2

原创 Tap Cell Usage Guidlines阅读笔记

最近在学习数字后端综合，在选择参考库的时候会遇到一个选择库的问题。以TSMC工艺库为例，名称中带有bwp的就是所谓的tap-less libraries，那这篇文章就来分享一下什么是tap-less libraries。note: tap-less means no well-tap connecion, e.g. no pickups.1. 什么是tap celltap cell就是well会连接到VDD或者GND的单元，分为back-bias tap-cell和none back-bias t

2022-01-07 21:43:21 3958 1

原创过采样oversampling为什么能够提高信噪比SNR呢？

两个问题1. 为什么增加采样频率fs量化噪声PSD会降低？由于量化误差可以建模为样本与样本之间不相关，因此可以等效为频率范围[0,fs2][0, \frac{f_s}{2}][0,2fs]的“白”噪声，频率响应平坦。但由于量化噪声只与字长有关，在量化噪声功率PnP_{n}Pn保持不变的情况下，fsf_sfs增大，单边功率谱密度将会降低：PFD=2×PnfsPFD=2 \times \frac{P_n}{f_s}PFD=2×fsPn2. 为什么增加采样频率fs对信号的功率谱密度不会变

2021-12-23 22:45:13 2785

转载转 | 示波器输入阻抗选1MΩ还是50Ω的详细解析

熟悉示波器的朋友可能都会有过这样的困惑：输入阻抗有1MΩ和50Ω两种，我们到底该如何选择呢？传输线想要讲清楚50Ω的由来，我们需要先讲一下传输线。电信号实际上是以电磁波的形式在传输线中传播的。当传输线的尺寸不再远小于电磁波波长时，就不得不考虑这个“波”的特性了。下图是将一个窄脉冲施加到100m左右的终端短路的网线上时，示波器在信号源端测量到的图片。可以在其上明显看出有一个入射波和一个反射波。当入射波和反射波叠加在一起回发生什么呢，你的方波信号信号可能就会成这样。那么，如何阻止信号反射呢？就像光

2021-12-07 09:50:40 7955 1

原创 Altium Designer 18 原理图编译出现off grid错误处理方法

编译的时候报了一大堆错，全是提示off grid：方法一可能是由于原理图和库里的网格不同导致的，将原理图与库里的网格设置成一致就可以了。方法二如果上面的方法还不行，可以在属性里面对网格进行修改。在原理图上右键>preferences，然后将红色框中的勾全都取消，再次编译即可。...

2021-11-03 08:43:28 5317

转载转 | 芯片封装SOIC DIP MSOP DFN LCC介绍

SOICSOIC（Small Outline Integrated CircuitPackage），小外形集成电路封装，指外引线数不超过28条的小外形集成电路，一般有宽体和窄体两种封装形式。其中具有翼形短引线者称为SOL器件，具有J型短引线者称为SOJ器件。SOIC是表面贴装集成电路封装形式中的一种，它比同等的DIP封装减少约30-50%的空间，厚度方面减少约70%。与对应的DIP封装有相同的插脚引线。对这类封装的命名约定是在SOIC或SO后面加引脚数。例如，14pin的4011的封装会被命名为SOIC

2021-10-26 12:02:55 6890

原创根据PLL相噪测试曲线计算jitter的Matlab程序

最近在测试，没有相噪仪，频谱仪只能测出相噪数据，无法得到jitter数据，所以就自己写了一个Matlab程序计算。计算方法是按照ADI工程师Walt Kester的Converting Oscillator Phase Noise to Time Jitter写的。（pdf我放在超链接里啦，有需要自取）下面是很简单的Matlab程序：[SSPLL_8G_pn] = xlsread('D:\Matlab\Phasenoise.xlsx'); % measured phase noise data

2021-10-24 17:58:56 6561 13

原创小数分频锁相环中的整数边界杂散IBS

最近在想为什么项目里的小数分频PLL要在输入端加入预分频器，因为从噪声的闭环传输函数角度看，预分频器的加入无疑是引入了更多的输入噪声。后来找到资料应该是和整数边界杂散有关。什么是整数边界杂散（IBS, Integer Boundary Spurs）首先，什么是整数边界杂散呢？顾名思义，就是在参考频率整数倍频偏处的杂散。举个例子，如果PLL的参考频率是100 MHz，那么200 MHz、300 MHz、400 MHz…等频偏处的杂散都是整数边界杂散。如下图所示，输出频率在100 MHz整数倍附近时，整

2021-10-19 11:20:19 7623 12

原创 CMOS反相器的传输延时

最近了解了一下CMOS延时单元的设计，如下图所示，8bit DAC和9bit电容阵列一起控制输出脉冲的形状，输出信号的时钟沿延时一般都是通过改变反相器的电流和输出电容来改变的。参考文献：W. Chang, P. Huang and T. Lee, “A Fractional-N Divider-Less Phase-Locked Loop With a Subsampling Phase Detector,” in IEEE Journal of Solid-State Circuits, vol. 4

2021-10-16 17:29:59 22042 25

原创 VCO中的AM-to-PM conversion

VCO中的变容管的非线性会带来AM-to-PM的噪声转换。以下图中的变容管为例，V0=Vtune−VDDV_0=V_{tune}-V_{DD}V0=Vtune−VDD，V0V_0V0的抖动会带来C0C_0C0的摆幅的变化，从而改变C0C_0C0的平均值，给VCO输出频率带来偏移。带有非线性变容管的LC谐振器AM-to-PM 转换实际VCO工作过程中，一端接直流VtuneV_{tune}Vtune，一段接交流VoutV_{out}Vout，VoutV_{out}

2021-09-17 11:41:16 2921

原创电路设计中的相噪Phase Noise是取10log还是取20log呢？

最近在仿真VCO，用Cadence中的pss+pnoise对VCO的相噪进行仿真，发现noise summary和Phase Noise给出来的值不是直接能够对上的：所以从nosie summary给出的噪声功率及其占比到Phase Noise之间是需要转换的。从Phase Noise的单位dBc/Hz我们可以得到一些线索：比如我们需要知道载波频率carrier power是多少。——还是用pss仿真可以得到不同谐波处的power值：得到载波功率为Pcarrier=2.613mWP_{carri

2021-09-12 21:57:01 3678 7

原创如何仿真晶体管跨导gm的非线性

前言由拉扎维的模拟微电子可知，晶体管的非线性会带来高次谐波：如果用电流表示，则：电路仿真那么这里的g1,g2,g3怎样用Cadence仿真得到呢？受限原理图如下，记得设置变量Vgs。在仿真器ADE中，加入三个输出表达式：OS("/M1" "gm")deriv(OS("/M1" "gm"))deriv(deriv(OS("/M1" "gm")))分别命名为g1,g2,g3。也可以利用calculator得到这个表达式，更详细的过程可以参考这位博主的博文：模拟CMOS集成电路设计

2021-09-03 16:53:07 2538

原创 P13 | Dula-mode VCO v.s. Class F VCO (JSSC-2012-06 & JSSC-2015-12)

目录前言正文前言背景起源于汇报时薛老师问我的一个问题：“Class F VCO的谐振腔有两个峰值，你怎么保证VCO工作的时候一定工作再基波的谐振峰处呢？”当时想了很久没能回答上来，后来想到应该是由于Z21在基波处有一个增益，能够不断放大基波分量，抑制三次谐波分量，这才能够保证输出一直是震荡在基波处的。但是这样又有一个问题，为什么Z21的峰值只在基波处产生呢？正文注意到双模VCO和F类VCO的谐振腔都需要多个谐振峰值，于是有些好奇二者之间的差别，简单记录一下。以文献[1]中的谐振腔为例：F类

2021-08-24 17:25:20 1559 5

原创 P12 | N-path filter (ISSCC2021 & JSSC-2011-03)

今天大概了解了一下什么是N路滤波器，就是利用开关电容和电阻的网络来实现滤波器的特性：当开关闭合时，单个的RC滤波器传输函数可表示为：如果考虑开关采样：其中fs是控制开关的时钟频率，因此，相当于是将RC滤波器的传输特性进行了频谱搬移，直接搬移到了fs处。随着fs的变化，可以进行调谐。这样就比传统的RC滤波器多了一个fs的自由度，可以实现更宽范围的调频。但是弊端也很容易看到，就是由于开关的限制，不适用于高频设计，一般都在1 GHz附近。另外N-path filter由于自身采样特性，在f

2021-08-21 12:25:47 2067 2

转载转 | pll loop的tran与stb仿真

在对pll进行建立时间与稳定性分析时，有matlab/pllsim等多种工具进行建模仿真，这需要电路设计者多学习几个工具，但是能不能用cadence建模仿真呢，当然是可以的，如下是一种可行的方法。搭建如下testbench在ADE里增加tran和stb仿真。stb是基于tran的结果的，要在tran的output中设置那个时间点仿真stb，要选择pll稳定建立后的时间点。仿真结果如下至此用cadence工具计算出了pll的建立时间和loop的稳定性。也可以查看PLL系统函数的波特图：

2021-08-15 17:47:09 2984 1

转载转|周期矩形脉冲信号频谱及特点

如图所示信号为脉冲宽度τ，脉冲幅度A，周期为T的周期矩形脉冲信号。上述周期矩形脉冲信号的傅里叶系数推导方式如下:由此式可得知，该信号频谱谱线大致按照采样函数（Sa(t)）形状分布。频谱如下图所示：观察该谱线可得如下特点：频谱为离散谱线谱线幅度以 Sa(kω0τ/2) 为包络线变化在 ω = 2mπ/τ 处过零点主频带宽度为： Bω = 2π / τ变化关系T不变 τ减小时：如下图所示，谱线间距不变，但每两个零点间距离增大。τ一定，T增大：频谱变密，幅度减小。由此可推出，周期

2021-07-14 19:23:49 30460

原创 VCO的一些碎碎念

为什么CM2次谐波相位对齐了反而相噪性能变差了？A: 可能跟其他因素有关，比如幅值。什么是ISF函数？是VCO的噪声传输函数吗？冲击灵敏度函数，可以看作传输函数的时域表达VCO noise factor和其他RF模块noise factor之间的区别：归一化的参考标准不同Ref：E. Hegazi, H. Sjoland and A. A. Abidi, “A filtering technique to lower LC oscillator phase noise,” in ..

2021-07-10 17:07:56 3754 7

原创交叉耦合管的-2/gm负阻分析

之前读拉扎维的时候，VCO这一章有提到交叉耦合管可以提供一个等效负阻-2/gm，但是没有给出推导，今天又重新把这一部分复习了一下，顺便给出小信号模型推导，如下图右图所示。下图左图是两个NMOS管不交叉合的情况，此时提供的等效阻抗是2/gm，对比一下还是很有意思的。......

2021-07-09 16:51:09 9633 9

原创 P11 | Active-Mixer-Adopted SSPLL (AMASS-PLL) (JSSC-2020-06)

传统的采样方式需要isolation buffer，将VCO信号接在栅极，利用栅极大电阻的特点，将VCO与Sampler隔离，去掉buffer。这里的想法主要是讲SSPD看作是一个Mixer，具有输入信号的可交换性，因此将输入的信号交换一下位置即可。最终得到的PD结构及其time diagram如下：可以看到在Fig4(b)的基础上加了一个Hold电路，对采样后的信号进行保持。最后设计的AMASSPLL的结构框图以及相位域模型如下：实现的性能比较如下：...

2021-06-28 23:09:32 377

原创 P10 | Saturated PFD technique (TCAS I-2018-01)

这篇文章做的是2.4GHz频段的Type I PLL，利用gain-boosted saturated PFD扩展了PLL的锁定范围，同时利用S&H电路的synchronous peak tracking loop filter降低了I类PLL的参考杂散。提出的PLL框架如下：什么叫saturated PFD？如下图所示，传统PFD会存在一个cycle slipping的问题。Conventional 3-state PFDs suffer from cycle-slipping, at

2021-06-28 00:46:35 338

原创 P8-P9 | Fast-locking technique

ref[1]传统的fast-locking技术如下：根据相位差的大小分为锁频环和锁相环，当P9 | multi PFD/CP技术 (TMTT-2008-04)文章提出的PLL系统框图如下图所示：其中PFD和CP都有4个，具体结构及其工作时序如下图：利用M-circulator将Divider输出的信号再次M分频，对reference作移相处理，使得相位误差信息在每一组PFD中都能够准确捕捉到。利用M组PFD/CP输出的叠加，就可以等效为参考频率为M∗frefM*f_{ref}M∗fref的

2021-06-11 19:26:31 172

原创 P7 | spur-suppression PLL （TCAS II-2007-08）

简单记录；PLL整体原理图如下：一阶spur suppression的idea是将CP带来的VrippleV_{ripple}Vripple幅度减小，spur可降8dBc。当环路没有锁定时，LDˉ=1\bar{LD}=1LDˉ=1，unlocked path工作。当环路锁定时，LDˉ=0\bar{LD}=0LDˉ=0，locked path工作。First spur suppression circuit 可以看作开关是由ϕ1,ϕ2\phi_1,\phi_2ϕ1,ϕ2控制的S&H电路，

2021-06-08 17:03:09 927

原创 P6 | Charge Pump calibration technique （JSSC-2008-02）

过了一下，简单记录。文章提出的电荷泵校准技术流程图如下：当LD检测到锁定时，CCC开始工作。N 个 controll bit下该CCC一共工作N轮以确定每一bit的状态。通过直接比较CP的输出来判断，不需要再加一个replica charge pump。然后controller的判断逻辑完全是有数字电路来完成的，其他与ISSCC2004没啥不同。...

2021-06-08 15:44:17 245

原创 P4 | SSPD-based noise cancellation (JSSC-2018-03)

这篇文章介绍了一种环路噪声抵消技术：SSPD-based feedforward noise cancellation (FFNC)。其电路原理及其相位域模型如下图所示，噪声抵消单元(noise cancelling block, NCB)利用SSPD输出的采样电压差作为控制信号，输出可调的时延，将out1out_{1}out1上面由噪声产生的相位误差抵消掉，产生相噪更低的out2out_{2}out2。相比于传统的前馈噪声抵消技术，该paper提出的技术模块更少，功耗更低。NCB在相位域是一个

2021-06-01 22:27:02 703 1

原创 P3 | msater-slave sampling filter (MSSF) (JSSC-2016-03)

今天看到一篇2016的JSSC，讲的是用Ring VCO的TypeI型PLL中滤波器结构的改进，从而带来了性能的提升。如下图所示，Fig.3是传统的滤波器结构，这种结构的Vctr的时域波形会有波动，给PLL带来spur。Fig.4是该文提出的新结构MSSF：msater-slave sampling filter，利用这种sample and hold的结构可以保持Vctr在环路锁定时输出值恒定。从而降低了杂散。该滤波器的传输函数如下：如果把这个滤波器当成零阶保持器(zero-order hold

2021-05-31 16:37:21 737 1

原创 P2&P5 | Hybrid PLL

最近在了解hybrid dual-loop PLL，过了一下这篇论文，简单记录一下。文章提出的HDPLL结构框图如下，P-path采用了用swtich resistor代替current source的CP结构，I-path采用了新型的线性调谐电容阵列配置。在32nm SOI工艺下，实现了23.8-30.2GHz，-110dBc/Hz@10MHz，面积为0.022mm^2，功耗为31mW的锁相环性能。P-path中的CP将传统结构中的电流源换成了两个电阻，与开关MOS管组成开关电阻，从而实现传统CP

2021-05-24 20:43:32 507

原创 P1 | reference spur of SFB-PLL (JSSC-2013)

关于锁相环中spur的基本理解以及计算详情可以仔细拜读这篇博客：关于 PLL 中的 Reference Spur 的问题在CMOS PLL设计中，降低reference spur常见的方法有：使用高阶滤波器，但是会降低相位裕度，使得系统不稳定的可能性加大。[C.M. Huang JSSC 2002][S. Pellerano JSSC 2004]减小环路带宽以降低spur，但是会增加锁定时间、减小对VCO相噪的衰减。[W. B. Wilson JSSC 2000] 与锁定时间之间的trade off

2021-05-21 22:35:28 908

Kaspersky Tweak Assistant v23.1.30.0

VCO交叉耦合CMOS管源极串联Cs时的导纳公式推导

Converting Oscillator Phase Noise to Time Jitter.zip

gyrator.pdf

Ansys Hfss 17.0 crack

socket编程_windows_linux_数据传输

空空如也