Verilog用于模块的测试

Verilog用于模块的测试

Verilog可以用来描述变化的测试信号，描述测试信号的变化和测试过程的模块也称为testbench。在这里，我写一个示例，大家能明白该怎么写了。

首先要写功能模块——二选一多路选择器。

代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2017/03/24 11:02:14
// Design Name: 
// Module Name: muxtwo
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module muxtwo(out, a, b, s1
    );
    input a, b, s1;
    output out;
    reg out;
        always @(s1 or a or b)
            if(!s1) out = a;
                else out = b;
endmodule

模块muxtwo表示的是二选一选择器，输出跟控制信号s1有关。