VHDL保留字（Reserved Words）

 

 

VHDL保留字（Reserved Words）

 

 

 

 

 

abs  取绝对值	case 分支语句	generate 生成	map 映射	package 包	select 选择	unaffected 无影响
access 访问类型	component 元件	generic 类属	mod 取模	port 端口	severity 级别	units 基本单元
after 信号赋值延迟	configuration 配置	group 组		postponed 延迟	signal 信号	until 直到
alias 别名	constant 常量	guarded 保护	nand 与非	procedure 过程	shared 共享	use 使用
all 所有			new 分配内存	process 进程	sla 算数左移
and 与	disconnect 断开	if if分支语句	next 跳出本次循环	pure 规范	sll 逻辑左移	variable 变量
architecture 结构体	downto 递减范围	impure 不规范函数	nor 或非		sra 算数右移
array 数组		in 输入端口	not 非	range 范围	srl 逻辑右移	wait 等待
assert 断言	else 其他	inertial 固有延迟	null 空	record 记录	subtype 子类型	when 当
attribute 属性	elsif 其他如果	inout 双向		register 寄存器		while while循环
	end 结束	is 开始	of	reject	then 于是	with 选择赋值
begin 开始标识	entity 实体		on	rem	to 递增
block 块	exit 退出	label 标号	open	report	transport	xnor 异或非
body 主体		library 库	or	return	type	xor 异或
buffer 缓存端口	file 文件	linkage 不定方向	others	rol
bus 总线	for for循环	literal 组模板声明	out	ror
	function 函数	loop loop循环