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Build the Hack CPU with Verilog

Build the Hack CPU with Verilog陈硕 2009-04-18http://blog.csdn.net/Solstice  giantchen_AT_gmail.com最近手痒,买了一本《计算机系统要素:从零开始构建现代计算机》http://www.china-pub.com/33880,把书中讲到的Hack CPU用Verilog实现了一把。原书在A...
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用Bresenham算法在FPGA上实现小数分频器

最近朋友问了一个问题,输入时钟是33MHz,要分出一路2.048MHz的时钟来,要求相位抖动尽可能小。我想到可以用计算机图形学中绘制直线的Bresenham算法来解决,获得成功。输入时钟是33000kHz,输出时钟是2048kHz,好比从原点画一条到(33000,2048)的直线,用输入时钟驱动画笔在 x 方向的运动,那么对应的 y 方向的运动就是输出时钟。Verilog代码如下:module  ...
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Verilog与C++的类比

1. Verilog中的module对应C++中的class。它们都可以实例化。例如可以写一个FullAdder module,表示全加器这种器件。  module FullAdder(a, b, cin, sum, cout);  input a, b, cin;  output sum, cout;    assign {cout, sum} = a + b + cin;endmodule  ...
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关于在FPGA上实现AES算法的笔记

针对 key 长度为 128 bits 的AES算法。1. AES算法要做10轮运算,最基本的实现实现用11cycles。2. 每轮加密要用到16个Sbox,每个Sbox要占用1个2048 bit 的ROM。key expansion要用4个Sbox。如果on-the-fly 地进行,那么一共要20个Sbox;如果提前做好key expansion,那么需要16个Sbox外加1408bits RA...
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