最近朋友问了一个问题，输入时钟是33MHz，要分出一路2.048MHz的时钟来，要求相位抖动尽可能小。我想到可以用计算机图形学中绘制直线的Bresenham算法来解决，获得成功。阅读全文>
发表于 @ 2005年12月12日 09:33:00|评论(loading...)|收藏
Verilog是硬件描述语言，不是硬件设计语言。在用Verilog设计电路的时候，我们是把脑子中想好的电路用Verilog“描述”出来：哪里是寄存器、哪里是组合逻辑、数据通路是怎样、流水线如何运作等等都要在脑子里有清晰的映象。然后用RTL代码写出来，经过综合器综合出的电路与大脑中的设想相比八九不离十。阅读全文>
发表于 @ 2005年11月24日 12:09:00|评论(loading...)|收藏
讨论了在Altera和Xilinx FPGA上实现AES加密算法的资源占用情况。阅读全文>
发表于 @ 2005年10月21日 13:05:00|评论(loading...)|收藏