龙芯一号CPU IP核兼顾通用及嵌入式CPU特点

龙芯一号CPU IP核兼顾通用及嵌入式CPU特点
上网时间：2006-01-01
龙芯一号CPU IP核是兼顾通用及嵌入式CPU特点的32位处理器内核，采用类MIPS III指令集，具有七级流水线、32位整数单元和64位浮点单元。龙芯一号CPU IP核具有高度灵活的可配置性，方便集成的各种标准接口。 图1显示了龙芯一号CPU IP核可配置结构，其中虚线部分表示用户可根据自己的需求进行选择配置，从而定制出最适合用户应用的处理器结构。主要的可配置模块包括：浮点部件、多媒体部件、内存管理、Cache、协处理器接口。浮点部件完全兼容MIPS的浮点指令集合，浮点部件及其相关的系统软件完全符合ANSI/IEEE 754-1985二进制浮点运算标准。浮点部件主要包括浮点ALU部件和浮点乘法/除法部件，用户可根据自己的实际应用选择是否添加。媒体部件复用了MIPS浮点指令的Format域，并复用了浮点寄存器堆，媒体指令集基本对应了Intel SSE媒体指令集合的各种操作。内存管理部件有三种工作模式：标准模式、直接映射模式和无映射模式。在标准模式下，TLB分为ITLB和DTLB两部分，每部分均由48项页表项组成，同时支持mapped和unmapped的从虚拟地址到物理地址的变换方式；TLB也可只进行直接映射，不使用CAM和RAM，以减小面积；而无映射模式下甚至可以去掉TLB，采用直连SRAM的形式实现访存。龙芯一号CPU IP核的Cache分为指令Cache和数据Cache，两部分独立配置，以4K为一路，可配置为4路、2路和0路。用户可根据应用需要，确定所需Cache的大小，甚至不使用Cache。协处理器接口为外部协处理器提供了一个高效率的接口。龙芯一号CPU IP核提供了两套可配置的处理器总线接口：AMBA接口和哈佛结构SRAM接口。   龙芯CPU IP具有以下特点：灵活的可配置IP核架构；Cache容量可配置；0/4K/8K/16K I/D Cache；TLB形式可配置；可配置接口；AMBA 2.0 full compatible；Direct RAM(Harvard Structure)；MIPS SYSAD；Co-processor Interface；内外时钟关系可配置；IEEE754兼容FPU可配置；MMX部件可配置。支持Linux、 VxWorks、WinCE操作系统。 目前，龙芯提供以下三款0.18um工艺的CPU IP产品。 GS32L：小面积，低功耗，无Cache，无浮点，提供软、硬IP GS32D：力求面积和性能的平衡，Cache(4+4)，提供软IP GS32S：高性能，功能全，Cache(8+8)，提供软IP 所有IP都在中芯国际SMIC流片。提供系统开发软件包及其他支持软件，提供SOC参考设计方案和SOC硬件验证平台，建设基于龙芯IP的SOC虚拟系统开发平台，并提供完整的工业格式文件和完善的文档以及培训服务。

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