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xilinx
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xilinx 的 LogiCORE IP Video In to AXI4-Stream 调试
Xilinx的视频的IP CORE 一般都是 以 AXI4-Stream 接口。 先介绍一下, 这个IP的作用。 下面看一下这个IP 的接口: 所以要把标准的VESA信号 转为 AXI4-Stream信号。 但是按照VESA标准把激励标准的 1080p 60Hz的视频信号 输入原创 2015-11-30 19:12:55 · 6427 阅读 · 7 评论 -
PLLE2_ADV 的调试
由于项目上需要改变视频的输出分辨率,需要改变 输出的时钟的频率 和相位。PLLE2_ADV可以满足要求。这样就可以随时改变输出分辨率 148.5Mhz 或者 85.5Mhz。 在参考设计上,需要改动地方不是很多。参考设计 主要提供了两种输出时钟的改变方式。我们只要改变 S1_CLKFBOUT_MULT、S1_DIVCLK_DIVIDE、S1_CLKOUT0_DIVIDE这几原创 2016-07-30 17:30:28 · 3422 阅读 · 1 评论 -
vivado 设置 多线程编译
多线程编译在VIVADO中一个run编译时支持的线程数如下表:(综合时一般是2线程) PlaceRouteWindows默认22Linux默认44Windows开启maxThreads=844Linu原创 2016-06-06 16:01:29 · 24535 阅读 · 1 评论 -
去掉 vivado 自动添加的 bufg
对于TOP层而言,可以添加约束,不过必须在hdl代码里面去添加: 对于在 wire 或者 reg上面,有时候系统也会添加 bufg,其实好多时候都不是特别需要。我们可以在下面的bufg的把 默认值 12改为 0.这里的bufg代表,vivado工具分析整个工程后,然后为某些地方添加一些 bufg的总个数。默认的最大值为12. 我们把它原创 2016-06-01 09:23:20 · 7755 阅读 · 0 评论 -
xilinx 的4个 HDMI的IPCORE, 用一个 Microblaze控制。
本来计划用 IPcore 计划用 一个 MICROBLAZE 去控制 hdmi_gt, hdmi_tx ,hdmi_rx 三个模块。但是项目上需要使用 4个 HDMI的输入, 4个 hdmi 的输出。我计划就例化 4个IPCORE,这样就相当于用了 4个 microblaze ,后来去综合的时候,才发现 microblaze 占的 ram太多了。 4个 microblaze把 200t的ram原创 2016-05-03 19:44:15 · 3992 阅读 · 7 评论 -
xilinx 的hdmi core 接收端调试成功。
本来发送端调好之后,接收端就应该很快调试成功。后来 调试了好久,一直抓不到数据。不停地调试寄存器。都没有输出。 后来发现最坑的一件事情,就是 输入的管脚配置跟着输出变。导致 没有数据。坑爹万分。泪奔。。。。。 后来把管脚重新配置,就OK了。 1920 x 1080 @60hz 和 3840 x 2160 @60hz 都可以很好地输出数据。原创 2016-03-18 18:23:20 · 6606 阅读 · 5 评论 -
Xilinx 的 HDMI 的 IPCORE输出调试成功
首先要把 主要的架构图看明白, hdmi_tx_ss模块,是需要改动的。主要能够保证进入到 hdmi_tx_0模块的数据是,标准的 行场信号就行。 需要3个信号分量, video_vs, video_de, video_data[143: 0]就行。只要把 16位的数据,转为 32位的数据位宽传出去。多余的部分补0, 最后合成 144位的数据位宽。这样 1920 x 10原创 2016-02-26 10:04:07 · 9743 阅读 · 4 评论 -
FPGA视频拼接器的放大和缩小功能
视频视频器可以把信号源放大和缩小。对于我们的拼接器而言,它的架构这样的:信号源进入到拼接器中,先进入缩小模块,然后存进DDR中,然后从DDR中读出视频,进入到放大模块,最后根据屏幕的位置,输出到屏幕上.原创 2022-02-06 13:59:30 · 3515 阅读 · 0 评论 -
xilinx 的 HDMI输出的 IP CORE 调试
xilinx 最近 新出的HDMI模块参考代码。虽然还没有完整形成标准的 IP core.所以调试起来有些难度。 先把 软核代码改一下,把它改为了 hdmi1.4,把音频部分去掉。然后用内部产生的测试模块,用1920 x 1080 @60hz.外部参考时钟 148.5M.这样把HDMI 模块接到输出。就可以产生这样算是完成了一半。下面要做的事情,是把HDMI进原创 2022-02-06 14:01:02 · 6333 阅读 · 3 评论 -
AXI4-Stream to Video Out 调试
本来 计划 想把 axi4-stream 的视频信号转为 行场视频信号。 我想法是 Video In to AXI4-Stream 对接 AXI4-Stream to Video Out,前面 一个标准行场信号输入, 后面 是一个 标准行场信号的输出。 请看图:可是 locked 一直为低电平。一直没有输出。复位也没有问题。后来才知道, 需要一个vtc_ip,这样原创 2015-12-04 18:00:11 · 9530 阅读 · 0 评论 -
VM里面的ubuntu 可以上网,但 PING不通!
这两天很郁闷。 ubuntu 里面可以用 firefox上网,但是就是ping不通。后来终于解决了。把 本地连接的共享去了。就OK了。原创 2015-09-06 10:12:33 · 4955 阅读 · 0 评论 -
zynq 上 mjpg的移植
本篇文章主要讲的就是移植,希望对大家有所帮助。 开发环境 zing sdk2. 上面的 主芯片是 Xilinx 的XCZ7020. 在虚拟机VM的 Ubuntu 12.04. 摄像头: 微软 HD-3000. 内核的版本linux4.0.0.当系统跑起来, 看下 dev的目录下是否有video0,这是 camera的驱动.如下图:最为我的摄像头插进去,没原创 2015-09-16 16:38:23 · 1465 阅读 · 0 评论 -
关于 状态机中的组合逻辑
最近产生一个问题:在 modelsim中, 逻辑仿真完全ok。把某些信号加上 mark_debug, 运行ok。但是正常情况下,工作就不正常。在状态机的某个状态有个警告。后来查了下:在 moore状态机中, 会用到组合逻辑,很容易产生 产生 latches.在 vivado 中会产生一个警告: [Synth 8-327] inferring latch for原创 2016-08-02 15:57:14 · 13779 阅读 · 1 评论