RAM,SRAM,SDRAM工作原理 之三

转载 2011年01月24日 15:44:00

在介绍FPM的读取过程的最后我着重提到了 FPM DRAM是在上一次的数据读取完毕才会进行下一个数据的读取,但是对于EDO DRAM却是完全不一样的。EDO DRAM可以在输出数据的同时进行下一个列地址选通,我们依然结合下面的EDO读取时序图来了解EDO DRAM读取数据的过程:

 


菜鸟成长手册:详解内存工作原理及发展历程(9)

 

  1、RAS在结束上一次的读取操作之后,进入预充电状态,当接到读取数据的请求之后,行地址首先通过地址总线传输到地址引脚,在这个期间CAS依然处于预充电状态。

  2、/RAS引脚被激活,列地址开始经过行地址选通电路和行地址解码器进行行地址的选择,就在这个同时tRAC周期开始,因为是读取操作/WE引脚一直没有被激活,所以内存知道自己进行的是读取操作而不是写操作。

  3、在CAS依然进行预充电的过程中,列地址被送到列地址选通电路选择出来合适的地址,当/CAS被激活的同时tCAC周期开始,当tCAC结束的时候,需要读取的数据将会通过数据引脚传输到数据总线。

  4、从开始输出第一组数据的时候,我们就可以体会到EDO同FPM之间的区别了:在tCAC周期结束之前,CAS失活并且开始了预充电,第二组列地址传输和选通也随即开始,第一数据还没有输出完毕之前,下一组数据的tCAC周期就开始了--显然这样进一步的节省了时间。就在第二组数据输出前,CAS再次失活为第三组数据传输列地址做起了准备……

  5、如此的设计使得EDO内存的性能比起FPM的性能提高了大约20-40%。

  6、正是因为EDO的速度比FPM快,所以它可以运行在更高的总线频率上。所以很多的EDO RAM可以运行在66MHz的频率上,并且一般标注为5-2-2-2。

SDRAM介绍

 

  主要谈论我们大家都能接触到的SDRAM内存了,首先得承认SDRAM同我们之前介绍的异步DRAM是差别非常大的。它的基本原理同前面提到的DRAM还是基本一样的(比如基本存储单元都是按照阵列排列,都有RAS和CAS的概念),不过这些存储单元的组织和控制同DRAM就具有相当大的差别了。在前面我们讨论其它类型的内存都是采用了以具体的产品为例来讲述的,所以这里我们依然采用这种形式,这次我们以 
MICRON MT48LC4M4A1 16MB SDRAM为例。

  如果你还记得我们在前面介绍的DRAM相关内容,那么应该还记得DRAM是以bank来组织存储单元的。因为每个内存bank的位宽是同数据总线阿位宽一样的。所以对于SIMM,你必须把多个SIMM放在一个bank之中来满足32bit或者64bit数据总线的要求。DIMM具有更多阿引脚,所以单个DIMM可以提供足够的同数据总线相适应的位宽--这样每个bank只要一个DIMM就可以了。而且SDRAM更进一步的是可以在单个的DIMM中存在多个bank,这样不但能够满足数据总线的需要还能进一步的提高总线的性能。下面就让我来解释一下:
在我们前面讨论的DRAM读取方式中,当一个读取周期结束后,/RAS和/CAS都必须停止激活然后有一个短暂的预充电期才能进入到下一次的读取周期中。但是一个具有两个bank的SDRAM的模组中,其中一个bank在进行预充电的期间另一个bank却可以被调用--这样当你需要读取已经预充电的bank的数据时,就无需等待而是可以直接调用了。为了实现这个功能,SDRAM就需要增加对于多个bank的管理,这样就可以实现控制其中的bank进行预充电,并且在需要使用的时候随时调用了。这样一个具有两个bank的SDRAM一般会多一根叫做BA0的引脚,实现在两个bank之间的选择--一般的BA0是低电平表示Bank0被选择,而BA0是高电平Bank1就会被选中。

  可见,虽然SDRAM在基本的原理上比如基本存储的结构都是基本一样的,但是在整个内存架构的组织上是不同的,而且在存储单元的控制上也是有着相当大的区别的。因为异步DRAM同处理器和芯片的时钟并没有什么关系,所以芯片组只能按照DRAM内存的时序要求“被动”的操作DRAM控制引脚。SDRAM因为要同CPU和芯片组共享时钟,所以芯片组可以主动的在每个时钟的上升沿发给引脚控制命令。

 


菜鸟成长手册:详解内存工作原理及发展历程(10)

 

  上图显示的就是MT48LC4M4A1 16MB SDRAM内存颗粒的引脚示意图,它采用了50引脚的TSOP封装,符合PC100规范。这种内存颗粒将同系统时钟同步运行。这种内存颗粒的架构1Mx16-512Kx16x2,每bank行地址数目是11,列地址数目是8。我们首先来介绍一下这种内存颗粒的引脚定义:A0-A10:地址输入引脚,当ACTIVE命令和READ/WRITE命令时,来决定使用某个bank内的某个基本存储单元。CLK:时钟信号输入引脚
CKE:Clock Enable,高电平时有效。当这个引脚处于低电平期间,提供给所有bank预充电和刷新的操作
/CS:芯片选择(Chip Select),SDRAM DIMM一般都是多存储芯片架构,这个引脚就是用于选择进行存取操作的芯片。/RAS:行地址选择(Row Address Select)。/CAS:列地址选择(Column Address Select)
/WE:写入信号(Write Enable)。DQ0-DQ15:数据输入输出接口。BA:Bank地址输入信号引脚,BA信号决定了由激活哪一个bank、进行读写或者预充电操作;BA也用于定义Mode寄存器中的相关数据。NC:空引脚。DQM: 这个引脚的主要用于屏蔽输入/输出,功能相当于/OE引脚( Output Enable)。VDDQ:DQ供电引脚,可以提高抗干扰强度。VSSQ:DQ供电接地引脚。VSS:内存芯片供电接地引脚。VDD:内存芯片供电引脚,提供+3.3V ±0.3V(上面的列表项目和示意图中,前面标有“/”或者“#”标记的表示在低电平下有效)。

  下面的表格在不同的状态下(或者说不同命令下)的各个引脚的信号。“H”代表高电平,“L”代表低电平,“X”代表可以是任何状态,也就是该引脚同该命令并没有直接的关系。功能/CS /RAS /CAS /WE DQM ADDR。COMMAND INHIBIT (NOP) H X X X X X 。NO OPERATION (NOP) L H H H X X。ACTIVE (选择bank并且激活相应的行) L L H H X Bank/Row 。READ (选择bank和列地址,并且开始突发读取) L H L H X Bank/Col 。WRITE (选择 bank和列地址,并且开始突发写入) L H L L X Bank/Col。BURST TERMINATE(停止当前的突发状态) L H H L X X 。PRECHARGE (让相应的bank中的行失活或者让该bank失活) L L H L X Code 。AUTO REFRESH(进入自动刷新模式) L L L H X X 。LOAD MODE REGISTER L L L L X Op-code。写入启用/输出启用 L。写入禁止/输出禁止 H。

 

菜鸟成长手册:详解内存工作原理及发展历程(10)

 

  如果你对于我们前面介绍的内容有了真的有所了解了,看到上面的芯片引脚示意图和各个针脚的功能示意图就基本对于SDRAM的工作工程有了一个基本的了解了,在下面的章节里我们就对于这个过程进行详细的介绍,首先我们对于一些基本的概念做一些了解。

  这条SDRAM颗粒采用了双bank(每bank 512K x 16 DRAM)的工作电压是3.3V,并且采用同步接口方式(所有的信号都是时钟信号的上升沿触发)。每一个512K x 16-bitbank由2,048行乘以256列个基本存储单元构成,输出数据位宽是16 bit。Read和write操作都是通过突发导向模式访问SDRAM的;这种访问模式以访问指定的区域开始的,然后按照预先设定的方式定位其它的数据的所在。每次访问都是以ACTIVE命令启动的,然后仅仅跟着一个READ或者WRITE命令。不过在进行所有这些操作之前,SDRAM必须首先进行初始化。初始化SDRAM在上电之后,必须首先按照预定的方式进行初始化才能正常的运行。一旦VDD和VDDQ被同时供电并且时钟稳定下来,SDRAM就需要一个100微秒的延迟,在这个时间段中COMMAND INHIBIT和NOP指令有效,这个过程实际上就是内存的自检过程,一旦这个过程通过之后一个PRECHARGE命令就会紧紧随着最后一个COMMAND INHIBIT或者NOP指令而生效,这个期间所有的内存都处于空闲(idle)状态,随后会执行两个AUTOREFRESH周期、当AUTOREFRESH周期完毕之后,SDRAM为进行Mode Register编程做好了准备。因为Mode Register上电会引起一个为止的状态,它会在进行所有正常指令之前被载入。至此,初始化过程完成。

MODE REGISTER介绍

 

  Mode Register一般被用于定义SDRAM运行的模式。其中包括了突发长度(burst length)、突发类型(burst type)、CAS延迟(CAS latency)、运行方式(operating mode)和写入突发模式(如Figure 1所示)。Mode Register通过LOAD MODE REGISTER命令进行编程,这组信息将会一直保存在Mode Register中直到内存掉电之后才会消失。Mode Register中的M0-M2是用来定义突发长度(burst length)的,M3定义突发类型(sequential或者interleaved),M4-M6定义CAS延迟,M7和M8定义运行模式,M9定义写入突发模式(write burst mode),M10和 M11目前保留。Mode Register必须在所有的bank都处于idle状态下才能被载入,在所有初始化工组都进行完毕之前,控制器必须等待一定的时间。在初始化过程中发生了任何非法的操作都可能导致初始化失败从而导致整个计算机系统不能启动。


菜鸟成长手册:详解内存工作原理及发展历程(11)

 

  突发长度(Burst Length):

  Read和write操作都是通过突发模式访问SDRAM的,当然突发模式的长度都是在初始化过程中载入Mode
Register中载入的参数,这些参数当然是由厂商或者用户定义的。在Figure 1中我们看到突发长度决定了READ或者WRITE命令能够访问的列地址的最大数目。对于sequential和interleaved这两种突发模式它们的突发长度是1、2、4、8,另外全页(full-page)突发模式仅仅适用于sequential类型。全页突发可以用BURST TERMINATE命令连接来产生任意的突发长度。保留状态(Reserved states)主要用于应付未来的不兼容的情况而准备的。当一个READ或者WRITE命令被发出之后,这个时候突发长度就被选定了。所有的访问操作都会以这个突发长度为限进行读取操作。当突发长度设为2时,A1-A7将会作为数据输入输出的列地址线;当突发长度设定为4时,A2-A7将会作为数据输入输出的列地址线;当突发长度被设定为8时,A3-A7将会作为数据输入输出的列地址线。

  突发类型(Burst Type):
突发类型主要分为两种:sequential和interleaved——主要由M3所决定。访问顺序主要由突发长度、突发类型和起始列地址所决定,如下表:

 

菜鸟成长手册:详解内存工作原理及发展历程(11)

 

  禁止指令(COMMAND INHIBIT)和空指令(NOP):

  这两条指令是CS信号的两个不同的状态。前面我们提到 /CS信号可以赋予芯片两种状态:参与工作和休息。 /CS处于未激活状态(也就是禁止指令生效的时候),SDRAM此时不对于任何传送到这个引脚上的指令作出反应; /CS引脚处于激活状态的情况下才会对于传送到引脚上的指令作出反应。空指令(NOP)这个指令将激活 /CS,但是它仅仅告诉芯片什么说不作——但是为什么要有这样的看似多余的指令呢?在后面的CAS延迟时间中我们将会涉及到。ACTIVATE、READ和 WRITE如果要了解基本的 READ和WRITE操作,那么你就应该需要了解这三条指令。ACTIVATE指令的主要就是选择一个bank并且激活相应的行; 
READ指令就是读取指定的行的数据;WRITE指令就是在指定的bank和列中写入数据。

 

1) 行地址通过地址总线传输到地址引脚(Address Bus行),当在第一个时钟周期的上升沿,通过ACTIVATE指令通过。/CS激活了相应的行地址--当然确定指定的行之前BA0引脚会选择相应的bank。

2)/WE引脚在这个过程中一直不会被激活,所以S DRAM知道它们不是进行写操作。

3) 第三个时钟周期的开始,ACTVATE指令激活了/CAS并且得到指定的列地址。

4) 第五个到第十个时钟周期的上升沿都会有数据输出到数据总线。

  我们看到SDRAM基本的读取过程非常的简单。今天就先谈到这里,在以后的文章中我们将会对于SDRAM相关的问题继续进行讨论。

DRAM的读取过程

 

  我们还没有谈到我们都关心的一些问题,比如CAS-2和CAS-3之间的区别什么的。现在我们对于DRAM的基础知识已经有了一个基本的了解,下面的文章就是给大家介绍一些现代的内存技术。DRAM读取过程其实我们在以前的文章中已经讨论过DRAM的读写过程了,不过对于内存比较了解的朋友都会发现在前面的介绍中仅仅是对于内存的大致读取过程进行了简述,很多重要的细节都没有详细的讨论。所以我们在文章的这一节的内容中对于这个过程进行详细的讨论。下面就是异步内存的读取过程的步骤,因为异步DRAM的运行并不需要同处理器同频,它的时序信号控制、寻址等操作基本上说是独立控制的,也就是由内存芯片本身所控制,所以在讨论起来比较简单,我们仅仅需要考虑DRAM本身的情况就可以了(这个系列的文章也是本着循序渐进的原则让大家更好的理解内存的工作原理的):1) 行地址通过地址总线传输到地址引脚。2)/RAS引脚被激活,列地址就会被放入行地址选通电路( Row Address Latch:在文章的前面部分我们把它翻译为列地址门闩电路)。3) 行地址解码器( Row Address Decoder)选择正确的行然后送到传感放大器( sense amps)。4) /WE引脚此时不被激活,所以 DRAM知道它们不是进行写操作。5) 列地址通过地址总线传输到地址引脚。6) /CAS引脚被激活,列地址就可以被送到列地址选通器( Column Address Latch)。7) /CAS引脚也被当作输出启动信号( Output Enable),因为一旦/CAS信号被放到传感放大器,就因为这时需要的数据已经找到,所以Dout针脚开始有效,数据可以从内存中传输到系统了。8)/RAS和 /CAS引脚停止激活,等待下一个读取命令。在内存的读取过程中,需要我们考虑的有两个主要类型的延迟。第一类的是连续的DRAM读操作之间的延迟。内存不可能在进行完一个读取操作之后就立刻进行第两个读取操作,因为DRAM的读取操作包括电容器的充电和放电另外还包括把信号传送出去的时间,所以在两个读取操作中间至少留出足够的时间让让内存进行这些方面的操作。在连续的两次读取操作之间,第一种类型的延迟包括 /RAS和 /CAS预充电延迟时间。在/RAS被激活并且失活之后,你必须给它足够的时间为下次激活做好准备。下图可以帮助你更好了解这个过程。

 


菜鸟成长手册:详解内存工作原理及发展历程(12)

 

  /CAS预充电的过程失一样的,你只要把上图种的“RAS”换成“CAS”就可以了。从前面我们介绍的DRAM读取过程的8个步骤中,我们可以了解到 /RAS和/CAS预充电过程是依次进行的,所以我们在一定的时间里只能进行有限次数的读取操作。特别是在第8个步骤中,当一次读取操作周期结束之后,我们必须让 
/RAS和/CAS引脚都失活。实际上,在你让它们失活之后,必须等待预充电过程结束之后才能开始下一个操作(或者还是读取操作、或者是写入操作、或者是刷新操作)。

  当然在两次读取操作之间的预充电时间不是限制DRAM速度的唯一因素。第二种延迟类型是叫做内部读取延迟(inside-the-read)。这种延迟同同两次读取操作之间的延迟非常的相似,但是不是由停止 /RAS和/CAS激活而产生的,而是由于要激活/RAS和/CAS而产生的。比如,行存取时间(tRAC)--它就是在你激活RAS和数据最终出现在数据总线之间的时间。同样的列存取时间 (tCAC)就是激活/CAS引脚和数据最终出现在数据总线上之间的时间。下面的示意图可以帮助你更好的理解这两种类型的延迟:

菜鸟成长手册:详解内存工作原理及发展历程(12)

 

  现在让我们花一点时间结合前面介绍的读取过程来研究一下上面的这张示意图:1) 首先看上图第一行,在预充电期间行地址通过地址总线传输到地址引脚,这个期间RAS未被激活,在第三行Address BUS中我们看到数据在这个期间正在行地址总线上,这个期间CAS也处于预充电状态;2) 依然看上图第一行, /RAS引脚被激活(RAS Active,灰色的部分),列地址就会被放入行地址选通电路(第三行Address 
Bus中所示),这个期间CAS依然处于预充电状态;在/RAS被激活的同时,tRAC(行存取时间)开始--如上图最后一行Data Bus所示。3) 在/RAS被激活以后,行地址解码器( Row Address Decoder)选择正确的行然后送到传感放大器( sense amps)。4) 在这个期间/WE引脚一直处于不激活的状态,所以 DRAM知道它们不是进行写操作--这个状态将一直持续到开始执行写操作才结束。5) 列地址通过地址总线传输到地址引脚。6) /CAS引脚被激活(如上图第三行),列地址就可以被送到列地址选通器( Column Address Latch)。这个时候tCAC(列地址访问时间)开始计时。7) 在/CAS处于激活状态期间的末尾,/RAS停止激活--也就大约在这个时间附近找到的数据被传送到数据总线进行数据传送(如图data 
Bus),在数据总线进行数据传输的过程中,地址总线是处于空闲状态的,它并不接受新的数据--在数据开始创送的同时tRAC和tCAC都结束了。8)就在数据在数据总线上传输期间,/CAS引脚也被停止激活--就是得到一个高电平,从而开始进入到预充电期。RAS和CAS会同时处于预充电期,直到下次/RAS被激活进入到下一个读取操作的周期。相信经过这样的说明大家应该了解DRAM的读取过程了。 在这个基础上我们就可以开始认识SIMM或者DIMM的潜伏期(latency)问题了。首先我们来继续澄清一下几个概念。DRAM潜伏期类型分为两种:访问时间(access time)和周期时间(cycle time)。其中访问时间(access time)同前面我们谈论的第二种类型的延迟有关,也就是同读取周期中的延迟时间;而周期时间(cycle 
time)同我们前面谈论的第一种类型的延迟有关,也就是受到两个读取周期之间的延迟时间影响。当然潜伏期的时间很短,都是用纳秒来衡量的。

  对于异步 DRAM芯片,访问时间就是从行地址到达行地址引脚的时间起截至到数据被传输到数据引脚的时间段。这样,访问时间为60纳秒的DIMM意味着当我们下达读取数据的命令后,地址数据被送到地址引脚之后要等待60纳米才能达到数据输出引脚。周期时间,从字面上理解就是从两个连续读取操作之间的时间间隔。如何尽可能的减小DRAM的周期时间和访问时间是我们这篇文章后半部分将要详细的讨论的问题。

    我们平时说到DRAM内存是多少多少纳秒,这里指的一般是访问时间(我们也会对于为什么采取这样的标称方法进行解释)。我们都知道访问时间越短,意味着内存工作频率会越高。当然内存工作频率越高,意味着可以适应外频更高的处理器。如果处理器的时钟周期较短,而DRAM的潜伏期较长,处理器在很多时间里都是等到DRAM传送数据。因此当DRAM一定时,比如时潜伏期为70纳秒,那么一颗1GHz PIII等待数据的时间将会比一颗 400MHz PII处理器长。当然出现这样的现象是每个用户都不愿意看到的,当的使用的内存速度越慢或者说你的处理器相对越快,你的处理器就会由更多的性能都被这样的等待浪费了。

 

原文链接:http://blog.21ic.com/user1/5877/archives/2009/62087.html

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