时钟初始化

最新推荐文章于 2020-12-26 09:37:19 发布

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一、1 时钟脉冲信号
时钟脉冲信号：按一定的电压幅度，一定的时间间隔连续发出的脉冲信号。时钟脉冲信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。数字芯
片中众多的晶体管都工作在开关状态，它们的导通和关断动作无不是按照时钟信号的节奏进行的。

1.2 时钟脉冲频率
时钟脉冲频率：在单位时间（如 1秒）内产生的时钟脉冲个数。

1.3 信号产生 - 晶振
晶振全称晶体振荡器，是用石英晶体经精密切割磨削并镀上电极焊上引线做成。这种晶体有一个很重要的特性，如果给他通电，他就会产生机械振荡，他们有一
个很重要的特点，其振荡频率与他们的形状，材料，切割方向等密切相关。由于石英晶体化学性能非常稳定，热膨胀系数非常小，其振荡频率也非常稳定，由于控制几何尺寸可以做到很精密，因此，其谐振频率也很准确。

晶体振荡器时钟的优点包括结构简单和噪声低，以及可为客户提供精确的定制频率等方面；但另一方面，它的缺点也比较明显，例如其频率仅由晶体决定，通常是特定晶体被制成客户所需的振荡器，导致生产成本高、交货周期较长，不利于客户加快产品上市时间，而且难以获得非标准的频率。

1.3 信号产生 - 锁相环
PLL(锁相环)合成器是一种更为复杂的系统时钟源。通用PLL合成器需要一个外部晶体并包含一个能够对晶体的特定频率加倍或分频的集成锁相环（PLL）电路。

1.3 信号产生 - 对比
典型的系统时钟振荡器源通常采用石英晶振，而更复杂的系统时钟振荡器源则是由 PLL 合成器提供。
1. 对于特定的时钟频率，采用 PLL 合成器可使用较便宜以及较低频率晶振来代替昂贵的高频晶振；
2. 对于需要多个时钟频率的系统，采用 PLL 合成器通过分频即可实现，而此时采用晶振模块则需要多个不同频率的晶振。
因此相对于晶体振荡器模块，通过 PLL 合成器提供精确时钟具有成本更低、占板面积更小等一系列优点。

二. 时钟体系
2.1 2440 时钟体系
①晶振多少Hz》》》12MHz
②PLL有哪些？ MPLL，和UPLL
③PLL=>时钟？ MPLL产生了FCLK、HCLK、PCLK；UPLL产生了UCLK
④时钟做什么？

S3C2440可以使用外部晶振（XTIpll）(默认为12MHZ)和外部时钟（EXTCLK）两种方式输入时钟信号。它由跳线OM[3:2]决定。 S3C2440 默认的工作主频为12MHz
（晶振频率），S3C2440有两个PLL：MPLL和UPLL。通过MPLL会产生三个部分的时钟频率：FCLK、HCLK、PLCK。UPLL则负责产生USB所需时钟UCLK。