【温故而知新】【2】时钟分频-奇数50%占空比

【温故而知新】【2】时钟分频-奇数50%占空比

昨天写了个时钟分频的Verilog代码，今天继续写，只不过这次写的是：奇数分频，50%占空比
实现方法很简单：

1. 计数器，时钟正边沿计数
2. 上升沿触发的时钟分频
3. 下降沿触发的时钟分频
4. 合并上述两种时钟分频信号

Verilog代码如下，依然是参数化的设计：

这里写代码片

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// Author: seuchenrui@126.com
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// Description:
// This is a simple verilog code for clock frequency division
// this code can be used to get 
// 1. odd