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原创 仿真时信号出现高阻态——Test Bench中要做声明
仿真时信号出现高阻态1. 在第一个module中输出了一个reg;2. 在第二个module中这个reg作为输入;3. 仿真时看到第一个module中输出正常,但是在第二个module中这个reg始终为高阻态;分析后发现,其原因是,Test Bench中要对中间输出信号做声明,不声明的话就会这样;Test Bench:resize_img_Y为上文所说的reg,必须
2017-04-28 16:26:28 18680 3
转载 modelsim 保存仿真结果(波形文件)
转载自:http://blog.csdn.net/aqwtyyh/article/details/525791291、在wave界面,将仿真波形保存为 .do文件(信号文件)。2、切换左边任务栏至“sim”,,点击保存,给将要保存的 .wlf文件(波形文件)命名。3、保存,OK,关闭modelsim.4、重启modelsim,open 之前保存的 .wlf文件,然后
2017-04-21 11:27:44 2636
原创 MODELSIM10.1C仿真带有IP的工程失败
仿真带有IP的工程总是不能通过,提示# ** Error: E:/Work/workingspace/altera/13.0sp1/prac/19_PDS/sim/Video_Image_Processor_TB/Line_Shift_RAM_8Bit.v(84): Module 'altshift_taps' is not defined. Quartus II中提供的仿真库文
2017-04-17 22:33:53 1390
Win10 VC++运行库集合.txt
2019-07-08
ORCAD10.3绿色面安装版本,用于打开AD转换过来的原理图
2019-05-14
空空如也
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