xilinx FPGA 常识
God_s_apple
我奔跑,不像无定向的,我斗拳,不是抓空气。
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Xilinx FPGA的默认管脚设置
今天我了解了在ISE中所有未使用的管脚默认为下拉,用户可以在BitGen的选项中更改这个默认值。原创 2012-08-09 19:09:16 · 7982 阅读 · 1 评论 -
在fsbl里读写MIO
u32 FsblHookBeforeHandoff(void){ u32 Status; Status = XST_SUCCESS; /* * User logic to be added here. * Errors to be stored in the status variable and retur...原创 2018-07-06 10:45:22 · 573 阅读 · 0 评论 -
JTAG扫不到Zynq FPGA的原因排查
1JTAG 6根 线序,JTAG上排阻 是否焊上;2 FPGA 各种电源,时钟有没有,非JTAG模式程序是否加密;关键性信号 MIO5,4,3PUDC,CFGBVS等信号检查3 FPGA上电时序,几个复位信号POR,SRST的状态对不对,时序关系对不对,手册要求:PS_POR_B会不会给的太早了...原创 2018-04-29 14:15:10 · 11098 阅读 · 0 评论 -
efuse_key
1生成一个generate_aeskey.bif文件 格式类似于//arch = zynq; split = false; format = BIN; zynq_key_store = bbram; key_part_name = xc7z020clg-400the_ROM_image:{[aeskeyfile]top2.nky[bootloader, encryption原创 2018-01-02 19:26:46 · 2317 阅读 · 0 评论 -
xilinx accumulator j加减法符号代表
ADD Input Controls operation performed by Adder/Subtractor-based accumulator (High= Addition, Low = Subtraction)ADD端口 高电平1 代表 加法, 低电平0代表 减法。不要搞错了。原创 2017-09-22 12:00:59 · 921 阅读 · 0 评论 -
vivado xsim仿真error:module 'xpm_memory_sdpram' not found
在vivado里利用 Xilinx Parameterized Macros(XPM) 原语例化的 直接仿真会出现 module找不到的错误, 在tcl里输入一下指令就好了,set_property XPM_LIBRARIES {XPM_CDC XPM_MEMORY} [current_project]原创 2017-04-28 14:43:48 · 6108 阅读 · 0 评论 -
Waiting for core to be armed!
在v5的器件中插入Chipscope,甚至点击任意触发都没有捕捉到波形,只显示 Waiting for core to be armed!一定是时钟出了问题,chipscope无法获得时钟,之前使用的是PLL出来的时钟,想用时钟源,但是chipscope里的时钟源clk变灰,是port类型,后来重新使用了一个DCM。使用DCM的CLKIN_IBUFG_OUT作为时钟源以后,原创 2014-12-30 15:27:16 · 5363 阅读 · 0 评论 -
时钟选择器
使用Altera的altclkctrl可以实现时钟的动态切换或者降低局部时钟网络的功耗。生成altclkctrl IP核的过程简单,但是对时钟输入有一定的限制。如果需要切换多个时钟,那么inclk0x和inclk1x必须是FPGA的管脚直接输入,inclk2x和inclk3x必须是锁相环的输出作为输入,还必须是同一个锁相环的不同输出,如c0或c1。 my_altclkctrl my_原创 2014-10-08 18:53:58 · 5659 阅读 · 1 评论 -
ODDR的使用错误
我在做一块数字IO卡,32路单端I/O的数据速率为200Mbps,使用ODDR实现此功能。ODDR能实现双倍时钟的数据速率。在时钟上升沿输出一个数据,在时钟下降沿输出另一个数据。ODDR的工作模式有2种:同沿和不同沿。同沿方式通过延迟一个时钟,能节省时钟和CLB资源,提高性能。ODDR#( .DDR_CLK_EDGE("OPPOSITE_EDGE"),//"OPPOSITE_原创 2014-04-25 19:05:04 · 23202 阅读 · 0 评论 -
Xilinx UCF (ug625)
The UCF and the NCF are case sensitive.• Identifier names (names of objects, such as net names) must exactly match the caseof the name as it exists in the source design netlist.• Xilinx® keyword原创 2014-04-17 10:34:59 · 2810 阅读 · 0 评论 -
vivado里压缩bitstream文件
Vivado:Vivado uses the following bitstream property to enable compression:set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]原创 2018-10-12 16:00:27 · 2705 阅读 · 0 评论