我的常用Eclipse Coding Style设置

使用Eclipse的时候通常对coding style有一定的要求,通常最主要的就是Java和xml文件中tab和空格,Java格式的一些约定俗成的东西,把自己的常用设置保存在github上面,留个备份:Workspace设置


Windows->Preferences->General->Workspace

  • text file encoding: UTF-8
  • New text file line delimiter: Unix

Windows->Preferences->General->Editors->Text Editors

  • select insert spaces for tabs
  • select Show print margin (update pring margin column to 150)
  • select Show line numbers
  • select Show whitespace characters

Windows->Preferences->XML->XML Files->Editor

For insert whitespace before closing empty end-tags, select Indent using psaces, change size to 4

Windows->Preferences->Java->Code Style->Formatter

  • click New, input profile name
  • click edit, change Tab policy to Space only, set Indentation/tab size to 4

Windows->Preferences->Java->Editor->Save Actions

  • select Perform the selected actions on save
  • select Format source code Format edited lines for old projects and Format al lines for new projects
  • select Addional actions, click configure
  • In Code Organizing
    • select Remove trailing whitespace
    • select correct indentation
  • In Code Style
    • select blocks in if/while/for/do with Always except for single return or throw
    • select convert 'for' loops to enhanced
    • select use parentheses in expressions
    • select use modifier 'final' where possible
    • select convert funtional interface instances with use lambda where possible
  • In Member Accesses:
    • select user 'this' qualifier for field accesses
    • select user 'this' qualifier for method accesses
    • select qualify field access and qualify method access
  • In Unnecessary Code
    • select Remove unused imports
    • select Remove unused private members
    • Remove unused local variables

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编码风格是Verilog设计中非常重要的方面,它直接影响着代码的可维护性和可读性。以下是关于Verilog编码风格的一些建议: 1. 缩进和对齐:合理的缩进和对齐可以增加代码的可读性。建议使用4个空格进行缩进,并对相关的代码进行对齐,以便于理解代码结构。 2. 命名规范:命名应该具有描述性,能够准确反映信号或模块的功能。遵循一致的命名规范,可以使代码更易于理解和维护。可以使用驼峰命名法或下划线命名法。 3. 注释:适当的注释可以帮助其他人理解你的代码。在代码的关键部分添加注释,解释代码的功能、用途和设计思路。 4. 模块化设计:将代码分成多个小模块,每个模块只负责特定的功能。这样做可以增加代码的可复用性和可维护性。 5. 参数化设计:使用参数化的方式设计模块,可以提高代码的灵活性和可扩展性。通过将一些常量参数化,可以在实例化模块时灵活地调整参数的值。 6. 模块接口:在设计模块时,定义清楚模块的输入和输出接口,并确保适当的信号命名和位宽匹配。 7. 错误处理:编写代码时要考虑到可能出现的错误情况,并采取适当的错误处理机制,例如添加状态机或发送错误提示信号。 8. 使用阻塞和非阻塞赋值:在赋值时要使用适当的赋值操作符,阻塞赋值(=)用于组合逻辑,非阻塞赋值(<=)用于时序逻辑。 9. 适当使用常量和枚举:对于不会改变的数值,应该使用常量来定义。对于有限的状态集合或选项,可以使用枚举来增加代码的可读性。 10. 代码复用:适当的代码复用可以减少重复编写相似代码的工作量。可以使用模块、宏定义、函数等方式重新使用已有的代码块。 总的来说,编写Verilog代码时,需要注重代码的可读性、可维护性和灵活性,合理的编码风格将大大提高代码质量和工作效率。

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