【学习笔记】day1_快速入门 14_电话拨号器定义布局&获取组件对象

Java代码:

package com.itheima.dialer;

import android.net.Uri;
import android.os.Bundle;
import android.app.Activity;
import android.content.Intent;
import android.view.Menu;
import android.view.View;
import android.view.View.OnClickListener;
import android.widget.Button;
import android.widget.EditText;

public class MainActivity extends Activity {

	//Activity创建时自动执行
    @Override
    protected void onCreate(Bundle savedInstanceState) {
        super.onCreate(savedInstanceState);
        setContentView(R.layout.activity_main);
        
        //获取布局文件中定义的按钮
        Button bt = (Button) findViewById(R.id.bt);
        //设置侦听
        bt.setOnClickListener(new MyListener());
        
    }

    class MyListener implements OnClickListener{

    	//按钮点击时调用
		@Override
		public void onClick(View v) {
			//获取输入框的对象
			EditText et = (EditText) findViewById(R.id.et);
			//获取用户输入的号码
			String number = et.getText().toString();
			
			//告诉系统,我的动作是打电话
			//1.创建意图
			Intent intent = new Intent();
			//2.把动作封装至意图中
			intent.setAction(Intent.ACTION_CALL);
			//3.打电话打给谁
			intent.setData(Uri.parse("tel:" + number));
			//4.告诉系统,我的动作
			startActivity(intent);
		}
    	
    }

    
}
注意事项:

1.拨打电话需要在AndroidManifest.xml文件中申请权限

<uses-permission android:name="android.permission.CALL_PHONE"/>
2.实际开发中会用到判断手机号格式

       传送门 【Android基础学习】正则表达式判断手机号


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小数分频是一种常见的电路,能够将输入时钟信号分频为一个小于1的分数。VHDL是硬件描述语言,可以用于设计数字电路。下面是一个小数分频的VHDL实现。 ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity Fractional_Divider is Port ( CLK_IN : in STD_LOGIC; CLK_OUT : out STD_LOGIC; EN : in STD_LOGIC; RST : in STD_LOGIC; N : in UNSIGNED(9 downto 0); D : in UNSIGNED(9 downto 0)); end Fractional_Divider; architecture Behavioral of Fractional_Divider is signal counter : UNSIGNED(9 downto 0) := (others => '0'); signal div : UNSIGNED(19 downto 0) := (others => '0'); signal clk_div : STD_LOGIC := '0'; begin process (CLK_IN, RST) begin if (RST = '1') then counter <= (others => '0'); div <= (others => '0'); clk_div <= '0'; elsif rising_edge(CLK_IN) then if (EN = '1') then counter <= counter + 1; if (counter = (D - 1)) then counter <= (others => '0'); div <= div + N; clk_div <= not clk_div; end if; end if; end if; end process; CLK_OUT <= clk_div; end Behavioral; ``` 这个小数分频的输入是一个时钟信号`CLK_IN`,还有一个使能信号`EN`和复位信号`RST`。输出是分频后的时钟信号`CLK_OUT`。`N`和`D`分别是分子和分母,用于计算分数。 在`process`中,首先根据复位信号清空计数和除数寄存以及分频后的时钟信号。然后在时钟上升沿触发时,如果使能信号为1,则将计数加1。当计数计数到D-1时,说明经过了D个时钟周期,需要对除数寄存加上分数N,并将计数清零。同时,分频后的时钟信号取反。 最后将分频后的时钟信号赋值给输出端口`CLK_OUT`即可。 这是一个简单的小数分频的VHDL实现。

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