发现一个IE和FF的iframe不兼容的地方

下面的这段代码,假如images文件夹下有个图片logo1.jpg。

<script language=javascript><!--function $(){ showpic.document.body.innerHTML="<div align=center><img src='images/logo1.jpg'></div>";}--></script><body οnlοad="$()" ><iframe frameborder=1 width=776 height=200 id="showpic" name="showpic" allowTransparency="true" STYLE="background-color: green"></iframe><a οnclick="alert(showpic.document.body.innerHTML)">ddd</a></body>

那么上面这段代码在IE下显示正常。但是在FF下就不显示图片。因为在FF下的iframe里的图片要用绝对路径。比如改为下下代码就可以

<script language=javascript><!--function $(){ showpic.document.body.innerHTML="<div align=center><img src='http://www.doulaicha.com/images/logo1.jpg'></div>";}--></script><body οnlοad="$()" ><iframe frameborder=1 width=776 height=200 id="showpic" name="showpic" allowTransparency="true" STYLE="background-color: green"></iframe><a οnclick="alert(showpic.document.body.innerHTML)">ddd</a></body>

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### 回答1: 这里是Verilog语言的D触发器的代码: ``` module d_ff(d, clk, rst, q); input d, clk, rst; output q; reg q; always @(posedge clk, negedge rst) begin if(rst == 0) q <= 0; else q <= d; end endmodule ``` 这个代码定义了一个带有D输入,时钟、复位和输出的D触发器。触发器的输出q在时钟上升沿时将被更新为d的值,如果复位为0,输出将被强制为0。 ### 回答2: Verilog是一种硬件描述语言,用于设计数字电路。在Verilog中,我们可以编写一个触发器(Flip-Flop)。 以下是用Verilog编写的一个D触发器(D Flip-Flop)的示例: ```verilog module d_ff(input d, input clk, output reg q); always @(posedge clk) begin q <= d; end endmodule ``` 在上述代码中,我们定义了一个名为`d_ff`的模块,它包含了一个输入端口`d`、一个时钟信号`clk`以及一个输出端口`q`。`reg`关键字用于声明`q`为一个寄存器类型的输出。`always`块用于描述状态转换规则,在时钟的上升沿触发时,将输入`d`的值赋给寄存器`q`。 要使用此模块进行仿真或综合,我们需要在顶层设计中将其实例化,并为输入和时钟信号提供适当的值。例如,在以下代码中,我们将`d_ff`实例化,并利用时钟信号来控制数据输入的变化: ```verilog module top; reg d; reg clk; wire q; d_ff my_ff(.d(d), .clk(clk), .q(q)); always #5 clk = ~clk; // 50% duty cycle clock with period 10 time units initial begin clk = 0; d = 0; #10 d = 1; #10 d = 0; #10 d = 1; #10 d = 0; #10 $finish; end endmodule ``` 在以上代码中,我们定义了一个顶层模块`top`,其中包含一个数据输入`d`、一个时钟输入`clk`和一个输出`q`。我们将`d_ff`模块实例化为`my_ff`,并通过连接相应的输入和输出来创建实例。 最后,我们使用Verilog中的仿真指令来模拟数据输入的变化。在这种情况下,我们将时钟信号设置为50%占空比,即10个时间单位为一个周期。数据输入`d`在不同的时间间隔内变化,然后由`my_ff`模块的输出`q`进行观察。仿真指令`$finish`用于结束仿真。 总之,通过以上的Verilog代码,我们可以实现一个简单的D触发器(Flip-Flop)并进行仿真验证其功能。注意,实际的设计可能需要更复杂的逻辑和更完整的端口定义,这里只是给出了一个简单的示例。 ### 回答3: Verilog是一种硬件描述语言,用于设计数字电路的模块化和功能描述。要编写一个触发器(Flip-Flop),可以使用Verilog语言描述如下: module FF(input wire clk, input wire reset, input wire d, output wire q); reg q; always @(posedge clk or posedge reset) begin if (reset) begin q <= 1'b0; //重置时置为0 end else begin q <= d; //输入信号复制到输出 end end endmodule 在上述代码中,我们定义了一个模块FF,其中包含了四个输入端口(clk,reset,d)和一个输出端口q。使用always块来定义时钟上升沿触发的行为。 当reset为1时,触发器被重置,并且q输出被置为0。当reset为0时,如果时钟上升沿到来,那么输入信号d被复制到输出端口q上。 这个简单的Verilog代码实现了一个基本的触发器(D触发器),可以在FPGA或ASIC设计中使用。通过修改代码和输入信号可以构建其他类型的触发器,如JK触发器、T触发器等。

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