Timing
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feiyang756
这个作者很懒,什么都没留下…
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clock latency
clock latency可分为souce latency和network latency,source latency是这clock信号来源到芯片的clock输入端的delay,而network latency是指芯片clokc输入端到flip-flop clock输入的delay。如下图所示,Network latency为一个预估值,在做clock tree synthesis时Astro会原创 2013-11-28 17:41:01 · 1618 阅读 · 0 评论 -
hold time的负值问题
hold time为负值,意味着此级触发器的Clock可以容忍一定程度的偏差。Tskew1+Tcq+Tlogic+Tsetup>=Tskew2+TholdThold为负,则Tskew2有较大的变化空间。负的hold time意味着系统更容易满足要求了啊 setup time和hold time形成的窗更小了 也就是信号保持的时间可以更短了当input transition time原创 2013-12-03 16:02:09 · 8344 阅读 · 1 评论