高速PCB设计中的阻抗匹配

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阻抗匹配

阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了。反之则在传输中有能量损失。在高速PCB设计中，阻抗的匹配与否关系到信号的质量优劣。

 

PCB走线什么时候需要做阻抗匹配？

不主要看频率，而关键是看信号的边沿陡峭程度，即信号的上升/下降时间，一般认为如果信号的上升/下降时间（按10%～90%计）小于6倍导线延时，就是高速信号，必须注意阻抗匹配的问题。导线延时一般取值为150ps/inch。

 

特征阻抗

信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间阻抗。由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。特征阻抗与PCB导线所在的板层、PCB所用的材质（介电常数）、走线宽度、导线与平面的距离等因素有关，与走线长度无关。特征阻抗可以使用软件计算。高速PCB布线中，一般把数字信号的走线阻抗设计为50欧姆，这是个大约的数字。一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线（差分）为100欧姆。

 

常见阻抗匹配的方式

1、串联终端匹配

在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。

匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。

串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。

常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。

2、并联终端匹配

在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。

匹配电阻选择原则：在芯片的输入阻抗很高的情况下，对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等；对双电阻形式来说，每个并联电阻值为传输线特征阻抗的两倍。

并联终端匹配优点是简单易行，显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关；双电阻方式则无论信号是高电平还是低电平都有直流功耗，但电流比单电阻方式少一半。

常见应用：以高速信号应用较多。

（1）DDR、DDR2等SSTL驱动器。采用单电阻形式，并联到VTT（一般为IOVDD的一半）。其中DDR2数据信号的并联匹配电阻是内置在芯片中的。

（2）TMDS等高速串行数据接口。采用单电阻形式，在接收设备端并联到IOVDD，单端阻抗为50欧姆（差分对间为100欧姆）。

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怎样理解阻抗匹配?

阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。

我们先从直流电压源驱动一个负载入手。由于实际的电压源，总是有内阻的(请参看输出阻抗一问)，我们可以把一个实际电压源，等效成一个理想的电压源跟一个电阻r串联的模型。假设负载电阻为R，电源电动势为U，内阻为r，那么我们可以计算出流过电阻R的电流为：I=U/(R+r)，可以看出，负载电阻R越小，则输出电流越大。负载R上的电压为：Uo=IR=U*[1+(r/R)]，可以看出，负载电阻R越大，则输出电压Uo越高。再来计算一下电阻R消耗的功率为：

P=I*I*R=[U/(R+r)]*[U/(R+r)]*R=U*U*R/(R*R+2*R*r+r*r)

=U*U*R/[(R-r)*(R-r)+4*R*r]

=U*U/{[(R-r)*(R-r)/R]+4*r}

对于一个给定的信号源，其内阻r是固定的，而负载电阻R则是由我们来选择的。注意式中[(R-r)*(R-r)/R]，当R=r时，[(R-r)*(R-r)/R]可取得最小值0，这时负载电阻R上可获得最大输出功率Pmax=U*U/(4*r)。即，当负载电阻跟信号源内阻相等时，负载可获得最大输出功率，这就是我们常说的阻抗匹配之一。对于纯电阻电路，此结论同样适用于低频电路及高频电路。当交流电路中含有容性或感性阻抗时，结论有所改变，就是需要信号源与负载阻抗的的实部相等，虚部互为相反数，这叫做共厄匹配。在低频电路中，我们一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是“短线”，反射可以不考虑(可以这么理解：因为线短，即使反射回来，跟原信号还是一样的)。从以上分析我们可以得出结论：如果我们需要输出电流大，则选择小的负载R;如果我们需要输出电压大，则选择大的负载R;如果我们需要输出功率最大，则选择跟信号源内阻匹配的电阻R。有时阻抗不匹配还有另外一层意思，例如一些仪器输出端是在特定的负载条件下设计的，如果负载条件改变了，则可能达不到原来的性能，这时我们也会叫做阻抗失配。

在高频电路中，我们还必须考虑反射的问题。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不匹配(相等)时，在负载端就会产生反射。为什么阻抗不匹配时会产生反射以及特征阻抗的求解方法，牵涉到二阶偏微分方程的求解，在这里我们不细说了，有兴趣的可参看电磁场与微波方面书籍中的传输线理论。传输线的特征阻抗(也叫做特性阻抗)是由传输线的结构以及材料决定的，而与传输线的长度，以及信号的幅度、频率等均无关。例如，常用的闭路电视同轴电缆特性阻抗为75欧，而一些射频设备上则常用特征阻抗为50欧的同轴电缆。另外还有一种常见的传输线是特性阻抗为300欧的扁平平行线，这在农村使用的电视天线架上比较常见，用来做八木天线的馈线。因为电视机的射频输入端输入阻抗为75欧，所以300欧的馈线将与其不能匹配。实际中是如何解决这个问题的呢?不知道大家有没有留意到，电视机的附件中，有一个300欧到75欧的阻抗转换器(一个塑料包装的，一端有一个圆形的插头的那个东东，大概有两个大拇指那么大的)?它里面其实就是一个传输线变压器，将300欧的阻抗，变换成75欧的，这样就可以匹配起来了。这里需要强调一点的是，特性阻抗跟我们通常理解的电阻不是一个概念，它与传输线的长度无关，也不能通过使用欧姆表来测量。为了不产生反射，负载阻抗跟传输线的特征阻抗应该相等，这就是传输线的阻抗匹配。如果阻抗不匹配会有什么不良后果呢?如果不匹配，则会形成反射，能量传递不过去，降低效率;会在传输线上形成驻波(简单的理解，就是有些地方信号强，有些地方信号弱)，导致传输线的有效功率容量降低;功率发射不出去，甚至会损坏发射设备。如果是电路板上的高速信号线与负载阻抗不匹配时，会产生震荡，辐射干扰等。

当阻抗不匹配时，有哪些办法让它匹配呢?第一，可以考虑使用变压器来做阻抗转换，就像上面所说的电视机中的那个例子那样。第二，可以考虑使用串联/并联电容或电感的办法，这在调试射频电路时常使用。第三，可以考虑使用串联/并联电阻的办法。一些驱动器的阻抗比较低，可以串联一个合适的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接收器的输入阻抗则比较高，可以使用并联电阻的方法，来跟传输线匹配，例如，485总线接收器，常在数据线终端并联120欧的匹配电阻。

为了帮助大家理解阻抗不匹配时的反射问题，我来举两个例子：假设你在练习拳击——打沙包。如果是一个重量合适的、硬度合适的沙包，你打上去会感觉很舒服。但是，如果哪一天我把沙包做了手脚，例如，里面换成了铁沙，你还是用以前的力打上去，你的手可能就会受不了了——这就是负载过重的情况，会产生很大的反弹力。相反，如果我把里面换成了很轻很轻的东西，你一出拳，则可能会扑空，手也可能会受不了——这就是负载过轻的情况。另一个例子，不知道大家有没有过这样的经历：就是看不清楼梯时上/下楼梯，当你以为还有楼梯时，就会出现“负载不匹配”这样的感觉了。当然，也许这样的例子不太恰当，但我们可以拿它来理解负载不匹配时的反射情况。

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作者：老杨(武汉)

由于普通的传输线阻抗Z0通常在 50Ω左右，而负载阻抗通常在几千欧姆到几十千欧姆。因此，在负载端实现阻抗匹配比较困难。然而，由于信号源端(输出)阻抗通常比较小，大致为十几欧姆。因此在源端实现阻抗匹配要容易的多。如果在负载端并接电阻，电阻会吸收部分信号对传输不利(我的理解).

当选择TTL/CMOS标准 24mA驱动电流时，其输出阻抗大致为13Ω。若传输线阻抗Z0=50Ω，那么应该加一个33Ω的源端匹配电阻。13Ω+33Ω=46Ω (近似于50Ω，弱的欠阻尼有助于信号的setup时间)

当选择其他传输标准和驱动电流时，匹配阻抗会有差异。在高速的逻辑和电路设计时，对一些关键的信号，如时钟、控制信号等，我们建议一定要加源端匹配电阻。

这样接了信号还会从负载端反射回来，因为源端阻抗匹配，反射回来的信号不会再反射回去。

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书上说： 当 RL == R0 时 ，RL上可以得到最大功率， 但从电源效率考虑，这时负载RL 的效率只有 50% 呀(R0 效率 占另外的50%对吧) ，在实际的电路设计中时必须做到阻抗匹配吗??要是这样的话那 对电源的利用率不是太小了莫??

我说的对吗

大家的看法是怎样的??

作者 IC921

不同场合的“匹配”要求不一样

如果要求电源使用效率高，阻抗应该尽量小---此处的关键要求是耗电所做出的功。

如果要求发出功率高，如题----此处的关键是负载获得功率要尽量大。

如果是高频传输线，要求不能有反射，则线路阻抗(阻性)和终端阻抗相等(阻性)----此处的关键目标是不能有或尽量减少反射。

如果是放大器，往往要求不影响源---此时特别要求低输入电流(输入阻抗尽量大)

你看看还有什么?提出来大家集中认识一下。我想偏离了上述环境要求，无从谈起“匹配”是何物。

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高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。具体允许的偏差可以通过计算时延来得到。

其实一般来说，时序逻辑信号要满足建立时间和保持时间并有一定的余量。只要满足这个条件，信号是可以不严格等长的。然而，实际情况是，对于高速信号来说（例如DDR2、DDR3、FSB），在设计的时候是无法知道时序是否满足建立时间和保持时间要求（影响因素太多，包括芯片内部走线和容性负载造成的延时差别都要考虑，很难通过计算估算出实际值），必须在芯片内部设置可控延时器件（通过寄存器控制延时），然后扫描寄存器的值来尝试各种延时，并通过观察信号（直接看波形，测量建立保持时间）来确定延时的值使其满足建立时间和保持时间要求。不过同一类信号一般只对其中一根或几根信号线来做这种观察，为了使所有信号都满足时序要求，只好规定同一类信号走线全部严格等长。

上面说的是高速并行信号。对于高速的串行信号，如果是带时钟的，时钟和串行数据也必须满足建立保持时间要求，所以也要控制好长度。

有些高速串行信号虽然带时钟，但这个时钟不是用来锁存数据而是一个频率较低的参考时钟，那么数据和时钟以及多个通道之间的数据的skew就可以宽松很多，不用严格等长，因为接收芯片是能够正确找出每个通道的起始位并且把参考时钟经过PLL倍频和相移来锁存数据的。例如TMDS信号，串行数据的差分对之间要严格等长，但数据之间的skew放宽到+/-20%的时钟周期。不过为了避免不必要的问题，一般来说像TMDS、PCI-E这些串行信号，通道间一般也要做等长，不过允许的偏差可以比较大，例如200ps以上。

至于低速信号，其建立保持窗口一般在ns级以上，这样就没必要做长度控制了，因为无论布线怎么差也很难搞出ns级的skew。