高手进阶，终极内存技术指南——完整/进阶版 II(转)

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SDRAM芯片的预充电与刷新操作 预充电 由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭，重新发送行/列 地址。L-Bank关闭现有工作行，准备打开新行的操作就是预充电（Precharge）。预充电可以通过命令控制，也可以通过辅助设定让芯片在每次读写 操作之后自动进行预充电。实际上，预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位，同时释放S-AMP（重新加入比较电压，一般是电 容电压的1/2，以帮助判断读取数据的逻辑电平，因为S-AMP是通过一个参考电压与存储体位线电压的比较来判断逻辑值的），以准备新行的工作。具体而 言，就是将S-AMP中的数据回写，即使是没有工作过的存储体也会因行选通而使存储电容受到干扰，所以也需要S-AMP进行读后重写。此时，电容的电量 （或者说其产生的电压）将是判断逻辑状态的依据（读取时也需要），为此要设定一个临界值，一般为电容电量的1/2，超过它的为逻辑1，进行重写，否则为逻 辑0，不进行重写（等于放电）。为此，现在基本都将电容的另一端接入一个指定的电压（即1/2电容电压），而不是接地，以帮助重写时的比较与判断。 现在我们再回过头看看读写操作时的命令时序图，从中可以发现地址线A10控制着是否进行在读写之后当前L-Bank自动进行预充电，这就是上文所说的“辅 助设定”。而在单独的预充电命令中，A10则控制着是对指定的L-Bank还是所有的L-Bank（当有多个L-Bank处于有效/活动状态时）进行预充 电，前者需要提供L-Bank的地址，后者只需将A10信号置于高电平。 在发出预充电命令之后，要经过一段时间才能允许发送RAS行有效命令打开新的工作行，这个间隔被称为tRP（Precharge command Period，预充电有效周期）。和tRCD、CL一样，tRP的单位也是时钟周期数，具体值视时钟频率而定。 读取时预充电时序图（上图可点击放 大）：图中设定：CL=2、BL=4、tRP=2。自动预充电时的开始时间与此图一样，只是没有了单独的预充电命令，并在发出读取命令时，A10地址线要 设为高电平（允许自动预充电）。可见控制好预充电启动时间很重要，它可以在读取操作结束后立刻进入新行的寻址，保证运行效率。 误区：读写情况下都要考虑写回延迟 有些文章强调由于写回操作而使读/写操作后都有一定的延迟，但从本文的介绍中写可以看出，即使是读后立即重写的设计，由于是与数据输出同步进行，并不存 在延迟。只有在写操作后进行其他的操作时，才会有这方面的影响。写操作虽然是0延迟进行，但每笔数据的真正写入则需要一个足够的周期来保证，这段时间就是 写回周期（tWR）。所以预充电不能与写操作同时进行，必须要在tWR之后才能发出预充电命令，以确保数据的可靠写入，否则重写的数据可能是错的，这就造 成了写回延迟。 数据写入时预充电操作时序图（可点击放大）：注意其中的tWR参数，由于它的存在，使预充电操作延后，从而造成写回延迟 刷新 之所以称为DRAM，就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是DRAM最重要的操作。 刷新操作与预充电中重写的操作一样，都是用S-AMP先读再写。但为什么有预充电操作还要进行刷新呢？因为预充电是对一个或所有L-Bank中的工作行操 作，并且是不定期的，而刷新则是有固定的周期，依次对所有行进行操作，以保留那些久久没经历重写的存储体中的数据。但与所有L-Bank预充电不同的是， 这里的行是指所有L-Bank中地址相同的行，而预充电中各L-Bank中的工作行地址并不是一定是相同的。 那么要隔多长时间重复一次刷新呢？目前公认的标准是，存储体中电容的数据有效保存期上限是64ms（毫秒，1/1000秒），也就是说每一行刷新的循环周 期是64ms。这样刷新速度就是：行数量/64ms。我们在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个L-Bank的行数。刷新命令一次对一行有效，发送间隔也是随总行数而变 化，4096行时为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。 刷新操作分为两种：自动刷新（Auto Refresh，简称AR）与自刷新（Self Refresh，简称SR）。不论是何种刷新方式，都不需要外部提供行地址信息，因为这是一个内部的自动操作。对于AR， SDRAM内部有一个行地址生成器（也称刷新计数器）用来自动的依次生成行地址。由于刷新是针对一行中的所有存储体进行，所以无需列寻址，或者说CAS在 RAS之前有效。所以，AR又称CBR（CAS Before RAS，列提前于行定位）式刷新。由于刷新涉及到所有L-Bank，因此在刷新过程中，所有L-Bank都停止工作，而每次刷新所占用的时间为9个时钟周 期（PC133标准），之后就可进入正常的工作状态，也就是说在这9 个时钟期间内，所有工作指令只能等待而无法执行。64ms之后则再次对同一行进行刷新，如此周而复始进行循环刷新。显然，刷新操作肯定会对SDRAM的性 能造成影响，但这是没办法的事情，也是DRAM相对于SRAM（静态内存，无需刷新仍能保留数据）取得成本优势的同时所付出的代价。 SR则主要用于休眠模式低功耗状态下的数据保存，这方面最著名的应用就是STR（Suspend to RAM，休眠挂起于内存）。在发出AR命令时，将CKE置于无效状态，就进入了SR模式，此时不再依靠系统时钟工作，而是根据内部的时钟进行刷新操作。在 SR期间除了CKE之外的所有外部信号都是无效的（无需外部提供刷新指令），只有重新使CKE有效才能退出自刷新模式并进入正常操作状态。 数据掩码 在讲述读/写操作时，我们谈到了突发长度。如果BL=4，那么也就是说一次就传送4×64bit的数据。但是，如果其中的第二笔数据是不需要的，怎么办？ 还都传输吗？为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传 出，只是在“掩码逻辑单元”处被屏蔽。DQM由北桥控制，为了精确屏蔽一个P-Bank位宽中的每个字节，每个DIMM有8个DQM信号线，每个信号针对 一个字节。这样，对于4bit位宽芯片，两个芯片共用一个DQM信号线，对于8bit位宽芯片，一个芯片占用一个DQM信号，而对于16bit位宽芯片， 则需要两个DQM引脚。 SDRAM官方规定，在读取时DQM发出两个时钟周期后生效，而在写入时，DQM与写入命令一样是立即成效。 读取时数据掩码操作，DQM在两个周期后生效，突发周期的第二笔数据被取消（上图可点击放大） 写入时数据掩码操作，DQM立即生效，突发周期的第二笔数据被取消（上图可点击放大） 有关内存内部的基本操作就到此结束，其实还有很多内存的操作没有描述，但都不是很重要了，限于篇幅与必要性，我们不在此介绍，有兴趣的读者可以自行查看相关资料。 ================================ 图解SDRAM工作流程：仓库物语 货物基地（主板）连接着物资（数据）的供求方。基地的货物调度厂房（北桥芯片）掌管着若干个用于临时供货/生产与存储的仓库基地（P-Bank），它们通 常隶属于某一仓储集团（DIMM），这种基地与调度厂房之间必须由64条传送带联系着（P-Bank位宽），每条传送带一次只能运送一个标准的货物 （1bit数据），而且一次至少要传送64个标准货物，这是它们之间的约定，仓库基地必须满足。 （点击放大） 上图（点击放大）就是这样的一个仓库基地（P-Bank），它由4个大仓库（内存芯片）组成，它们的规模都相当大，每个大仓库为基地提供16条传送带（芯 片位宽为16bit），总共加起来刚好就是64条。每个大仓库里都有四个规模和结构相同的子仓库（L-Bank），它们都被统一编了号。而子仓库中有很多 层（行），每层里又有很多的储藏间（列），每个储藏间可以放置16个标准货物，虽然子仓库的规模很大，但每一层和每一个房间也都编好了号，而且每一层都有 一个搬运工在值班。 为了与外界联系方便，仓储集团与调度室设置了专线电话，和一个国家一样，每个仓库基地有一个区号（片选），另外还有四个子仓库号码（L-Bank地址）， 是所有大仓库共享的，一个号码对应所有大仓库中编号相同的子仓库。而专线电话的数量也是四个，这样可保证与某个子仓库通话时不会妨碍给其他子仓库打电话。 在子仓库的每层则设立分机给搬运工使用。子仓库的楼下就是传送带，找到货物把它扔到上面。但每个大仓库只有一个传送带，也就是说同一时间内只能有一个子仓 库在工作。每个子仓库都有一个自己的生产车间（读出放大器）负责指定货物的生产，并且每个大仓库都有一个外运站（数据输出寄存器）和寄存托运处（数据输入 寄存器与写入驱动器）与传送带相连，前者负责货物的输出中转，后者负责所接受货物并寄存然后帮助搬运工运送到指定储藏间。那么它是如何与调度厂房协同工作 的呢？ 　 1、需求方有货物请求了，这个请求发送到调度厂房，调度人员开根据货主的要求给指定的子仓库打电话，电话号码是：区号+子仓库号码+楼层分机（片选+L-Bank寻址+行有效/选通）。那一层的搬运工接到电话后就开始准备工作。 　 2、当搬运工点亮所有储藏间的门牌（tRCD）之后，调度人员会告诉搬运工，货物放在哪个储藏间里（列寻址），如果货物很多，并且是连续存放的，调度员会 通知搬运工：“一会儿要搬的时候，从起始房间开始连续将后面的n个房间的货物都搬出来，我就不再重复了”（突发传输）。但是，他告诉搬运工要等一下，要求 所有大仓库的人员统一行动，先别出货。 　 3、根据事先的规定，搬运工在经过指定的时间后开始将货物扔到传送带上，传送带开始运转并将货物送到生产车间，由它来复制出全新的货物，然后再送到传送带 上通过外运站向调度厂房运去。人们通常把从搬运工找到具体储藏间开始，到货物真正出现在送往调度厂房的传送带上的这段时间称之为“输出潜伏期”（CL）， 而从值班人把货物扔到传送带到货物开始传向调度厂房的这段时间，被称为“货物输出延迟”（tAC），它体现了值班人员的反应时间和生产车间的效率，也影响 着仓库基地所在集团（DIMM）的名声。 　 4、在这个搬运工工作的同时，由于电话对于编号相同的子仓库是并联的，所以其他子仓库相同楼层的搬运工也收到相同的命令，从相同编号的房间搬出货物，运向各自的生产车间。此时，同一批货物同时出现在各自的16条传送带上，并整齐地向调度厂房运去。 　 5、当货物传送完后，原始货物还要送回储藏间保管，这是必须的，但如果没有要求，货物可以一直保留在生产车间，如果再有需要就再生产，而不用再麻烦搬运工 了（读出放大器相当于一个Cache）。调度人员接着会进行下一批货物的调度，当他发现下一批货物在上次操作的子仓库中，但不在刚才通话的那一层，只能再 重新拨电话。这时，他通知各子仓库货物翻新运回，清理生产车间，之后挂断电话（预充电命令），这一切必须要在指定时间里（tRP）完成，然后才能给新的楼 层打电话。搬运员接到通知后，就将这一 层中所有房间的货物都拿到生产车间进行翻新（没有货物的就不用翻新），然后再搬回储藏间。干完这一切之后，搬运工挂了电话（关闭行）就可以休息了，他们称 这种工作为“货物清理返运”（预充电）。这个工作的速度也要快，否则同样会影响集团名声。当然，这个工作可以让搬运工自动完成（自动预充电），只需调度员 在当初下搬运指令时提醒一他：“货物运送完了，就进行货物清理返运吧，我不管了”（用A10地址线）。 　 6、当有货物要运来存储时，调度员在向子仓库发送货物的同时就给指定的楼层打电话，让他们准备好房间，此时货物已经到了寄存托运处，没有任何的运送延迟 （写入延迟=0），搬运工在托运间的帮助下，向指定的储藏间运送货物，这可需要一定的时间了，他们称之为货物堆放时间（tWR），必须给足搬运工们这一时 间，而不能在这期间里让他们干其他的工作，否则他们会令货物丢失并罢工…… （注：本插栏是对DRAM操作的形象性描述，谨 供辅助性理解本专题，严谨的操作说明见上文。另外，在此请各位读者注意，将内存比喻为仓库只是为了形象化描述，而不要把内存等同理解为存储，它们是有本质 的不同的，在本文的比喻中，它只是一个临时性仓库，这一点请大家分清，不要因此产生新的错误概念。） ============================= SDRAM的结构、时序与性能的关系（上） 在讲完SDRAM的基本工作原理和主要操作之后，我们现在要重要分析一下SDRAM的时序与性能之间的关系，它不在局限于芯片本身，而是从整体的内存系统 去分析。这也是广大DIYer所关心的话题。比如CL值对性能的影响有多大几乎是每个内存论坛都会有讨论，今天我们就详细探讨一下，其中的很多内容同样适 用于DDR与RDRAM。这里需要强调一点，对于内存系统整体而言，一次内存访问就是对一个页的访问，这个页的定义已经在解释Full Page含义时讲明了。由于在P-Bank中，每个芯片的寻址都是一样的，所以可以将页访问“浓缩”等效为对每芯片中指定行的访问，这样可能比较好理解。 但为了与官方标准统一，在下文中会经常用页来描述相关的内容，请读者注意理解。 一、影响性能的主要时序参数 所谓的影响性能是并不是指SDRAM的带宽，频率与位宽固定后，带宽也就不可更改了。但这是理想的情况，在内存的工作周期内，不可能总处于数据传输的状态，因为要有命令、寻址等必要的过程。但这些操作占用的时间越短，内存工作的效率越高，性能也就越好。 非数据传输时间的主要组成部分就是各种延迟与潜伏期。通过上文的讲述，大家应该很明显看出有三个参数对内存的性能影响至关重要，它们是tRCD、CL和tRP。每条正规的内存模组都会在标识上注明这三个参数值，可见它们对性能的敏感性。 以内存最主要的操作——读取为例。tRCD决定了行寻址（有效）至列寻址（读/写命令）之间的间隔，CL决定了列寻址到数据进行真正被读取所花费的时间， tRP则决定了相同L-Bank中不同工作行转换的速度。现在可以想象一下读取时可能遇到的几种情况（分析写入操作时不用考虑CL即可）： 1、要寻址的行与L-Bank是空闲的。也就是说该L-Bank的所有行是关闭的，此时可直接发送行有效命令，数据读取前的总耗时为tRCD+CL，这种情况我们称之为页命中（PH，Page Hit）。 2、要寻址的行正好是前一个操作的工作行，也就是说要寻址的行已经处于选通有效状态，此时可直接发送列寻址命令，数据读取前的总耗时仅为CL，这就是所谓 的背靠背（Back to Back）寻址，我们称之为页快速命中（PFH，Page Fast Hit）或页直接命中（PDH，Page Direct Hit）。 3、要寻址的行所在的L-Bank中已经有一个行处于活动状态（未关闭），这种现象就被称作寻址冲突，此时就必须要进行预充电来关闭工作行，再对新行发送 行有效命令。结果，总耗时就是tRP+tRCD+CL，这种情况我们称之为页错失（PM，Page Miss）。 显然，PFH是最理想的寻址情况，PM则是最糟糕的寻址情况。上述三种情况发生的机率各自简称为PHR——PH Rate、PFDR——PFH Rate、PMR——PM Rate。因此，系统设计人员（包括内存与北桥芯片）都尽量想提高PHR与PFHR，同时减少PMR，以达到提高内存工作效率的目的。 二、增加PHR的方法 显然，这与预充电管理策略有着直接的关系，目前有两种方法来尽量提高PHR。自动预充电技术就是其中之一，它自动的在每次行操作之后进行预充电，从而减少 了日后对同一L-Bank不同行寻址时发生冲突的可能性。但是，如果要在当前行工作完成后马上打开同一L-Bank的另一行工作时，仍然存在tRP的延 迟。怎么办？ 此时就需要L-Bank交错预充电了。 VIA的4路交错式内存控制就是在一个L-Bank工作时，对下一个要工作的L-Bank进行预充电。这样，预充电与数据的传输交错执行，当访问下一个L -Bank时，tRP已过，就可以直接进入行有效状态了。目前VIA声称可以跨P-Bank进行16路内存交错，并以LRU算法进行预充电管理。 有关L-Bank交错预充电（存取）的具体执行在本刊2001年第2期已有详细介绍，这里就不再重复了。 L-Bank交错自动预充电/读取时序图（可点击放大）：L-Bank 0与L-Bank 3实现了无间隔交错读取，避免了tRP对性能的影响 三、增加PFHR的方法 无论是自动预充电还是交错工作的方法都无法消除tRCD所带来的延迟。要解决这个问题，就要尽量让一个工作行在进行预充电前尽可能多的接收多个工作命令，以达到背靠背的效果，此时就只剩下CL所造成的读取延迟了（写入时没有延迟）。 如何做到这一点呢？这就是北桥芯片的责任了。在上文的时序图中有一个参数tRAS（Active to Precharge Command，行有效至预充电命令间隔周期）。它有一个范围，对于PC133标准，一般是预充电命令至少要在行有效命令5个时钟周期之后发出，最长间隔 视芯片而异（基本在120000ns左右），否则工作行的数据将有丢失的危险。那么这也就意味着一个工作行从有效（选通）开始，可以有120000ns的 持续工作时间而不用进行预充电。显然，只要北桥芯片不发出预充电（包括允许自动预充电）的命令，行打开的状态就会一直保持。在此期间的对该行的任何读写操 作也就不会有tRCD的延迟。可见，如果北桥芯片在能同时打开的行（页）越多，那么PFHR也就越大。需要强调的是，这里的同时打开不是指对多行同时寻址 （那是不可能的），而是指多行同时处于选通状态。我们可以看到一些SDRAM芯片组的资料中会指出可以同时打开多少个页的指标，这可以说是决定其内存性能 的一个重要因素。 Intel 845芯片组MCH的资料：其中表明它可以支持24个页面同时处于打开状态 但是，可同时打开的页数也是有限制的。从SDRAM的寻址原理讲，同一L-Bank中不可能有两个打开的行（S-AMP只能为一行服务），这就限制了可同 时打开的页面总数。以SDRAM有4个L-Bank，北桥最多支持8个P-Bank为例，理论上最多只能有32个页面能同时处于打开的状态。而如果只有一 个P-Bank，那么就只剩下4个页面，因为有几个L-Bank才能有同时打开几个行而互不干扰。Intel 845的MHC虽然可以支持24个打开的页面，那也是指6个P-Bank的情况下（845MCH只支持6个P-Bank）。可见845已经将同时打开页数 发挥到了极致。 不过，同时打开页数多了，也对存取策略提出了一定的要求。理论上，要尽量多地使用已打开的页来保证最短的延迟周期，只有在数据不存在（读取时）或页存满了 （写入时）再考虑打开新的指定页，这也就是变向的连续读/写。而打开新页时就必须要关闭一个打开的页，如果此时打开的页面已是北桥所支持的最大值但还不到 理论极限的话，就需要一个替换策略，一般都是用LRU算法来进行，这与VIA的交错控制大同小异。 ============================= SDRAM的结构、时序与性能的关系（下） 四、内存结构对PHR的影响 这是结构设计上的问题，所以单独来说。在我们介绍L-Bank时，曾经提到单一的L-Bank会造成严重的寻址冲突。现在，当我们了解了内存寻址的原理 后，就不难理解这句话了。如果只有一个L-Bank，那么除非是背靠背式的操作（PFH），否则tRP、tRCD、CL（读取时）一个也少不了。 上文中，内存交错之所以能实现就是因为有多个L-Bank，从这点就可以看出L-Bank数量与页命中率之间的关系了。PHR基本上可以等于“（L-Bank数-1）/L-Bank数”。 SDRAM有4个L-Bank，那么页命中率就是75%，DDR-Ⅱ SDRAM最多将有8个L-Bank，PHR最高为87.5%。而RDRAM则最多有32个L-Bank，PHR到了惊人的96.875%，这也是当时RDRAM攻击SDRAM的一主要方面。 不过，从内存的结构图上可以看出，L-Bank多了，相应外围辅助的元件也要增加，比如S-AMP，L-Bank地址线等等。在RDRAM的介绍中，我会讲到L-Bank数量增多后所带来的一些新问题。 五、读/写延迟不同对性能所造成的影响 SDRAM在读取操作时会有CL造成的延迟，而在写入时则是0延迟。这样，在读操作之后马上进行写操作的话，由于没有写延迟，数据线不会出现空闲的时候， 保证了数据总线的利用率。但是，若在写操作之后马上进行读操作的话，即使是背靠背式进行，仍然会由于tWR与CL的存在而造成间隔，这期间数据总线将是空 闲的，利用率受到了影响。 在先写后读的操作中，由于保证写入的可靠性，读取命令在tWR之后发出，并再经过CL才能输出数据，本例中CL=3，造成了两个时钟周期的总线空闲（上图可点击放大） 这里需要着重说明一下，在突发读取过程中，想立刻中断并进行新的读操作，和读后读模式（见“突发连续读取模式图”）一样，只是新的读命令根据需要提前若干 个周期发出，经过CL后就会自动传输新的数据。但是，若想中断读后立即进行写操作，就需要数据掩码（DQM）来屏蔽写入命令发出时的数据输出，避免总线冲 突。根据芯片设计的不同，有时可能会浪费一个周期进行总线I/O的调转，此时一个周期的总线空闲也是不可避免的。 突发读后写时的操作，以本图为例，在 最后一个所需数据（本例为第一笔数据）输出前一个周期使DQM有效，屏蔽第二笔数据的输出；2、发出写入命令，此时所读取的第二笔数据被屏蔽。3、继续 DQM以屏蔽第三笔数据的输出。其中tHZ表示输出数据与外部电路的连接周期，tDS表示数据输入准备时间，如果tHZ+tDS>tCK，那么写入 操作就要延后一个周期，这要视芯片的具体设计而定（上图可点击放大） 六、BL对性能的影响 从读/写之间的中断操作我们又引出了BL（突发长度）对性能影响的话题。首先，BL的长短与其应用的领域有着很大关系，下表就是目前三个主要的内存应用领域所使用的BL，这是厂商们经过多年的实践总结出来的。 BL与相应的工作领域 BL越长，对于连续的大数据量传输很有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费。以P-Bank位宽64bit为例，BL=4时，一个 突发操作能传输32字节的数据，但如果只需要前16个字节，后两个周期是无效的。如果需要40字节，需要再多进行一次突发传输，但实际只需要一个传输周期 就够了，从而浪费了三个传输周期。而对于2KB的数据，BL=4的设置意味着要每隔4个周期发送新的列地址，并重复63次。而对于BL=256，一次突发 就可完成，并且不需要中途再进行控制。不少人都因此表示了BL设定对性能影响的担心。 但设计人员也不是傻瓜，通过上文的介绍，可以看出他们在这方面的考虑。通过写命令、DQM、读命令的配合/操作，完全可以任意地中断突发周期开始新的操 作，而且DQM还可以帮我们在BL中选择有用的数据，从而最大限度降低突发传输对性能带来的影响。另外，预充电命令与专用的突发传输终止命令都可以用来中 断BL，前者在中断后进行预充电，后者在中断后不进行其他读/写操作。 专用的突发停止命令可用来中断突发读取，其生效潜伏期与CL相同。对于写入则立即有效（上图可点击放大） 用预充电命令来中断突发读取，生效潜伏期与CL相同，要小于或等于tRP。写入时预充电在最后一个有效写入周期完成，并经过tWR之后发出，同时立即中断突发传输 所以，突发周期的中断并不难，但用短BL应付大数据量存取需要不断的指令与列寻址配合，而为了取消不需要的传输周期，由于需要运用额外的控制，也将占用不 少的控制资源。所以BL针对不同应用领域有不同设计的主要目的，就是在保证性能的同时，系统控制资源也能得到合理的运用。