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verilog 捕捉上升沿下降沿

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捕捉btn的下降沿

module( in , out , clk , rst_n)

input in;

input clk;

input rst_n;

output out;


reg btn1;

reg btn2;


always @(posedge clk or negedge rst_n)  
  if(!rst_n) begin
    btn1 <= 1'b0;
    btn2 <= 1'b0;
   end
  else begin
    btn1  <= in;
    btn2  <= btn1;    
   end

wire out = ~btn1& btn2;      //检测下降沿

endmodule


@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@

module( in , out , clk , rst_n)

input in;

input clk;

input rst_n;

output out;


reg btn1;

reg btn2;


always @(posedge clk or negedge rst_n)  
  if(!rst_n) begin
    btn1 <= 1'b1;
    btn2 <= 1'b1;
   end
  else begin
    btn1  <= in;
    btn2  <= btn1;    
   end


wirt out = btn1& ~btn2;  //检测上升沿

endmodule



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