verilog中for循环的转化使用

最新推荐文章于 2023-09-09 19:37:24 发布
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参考总结自Verilog那些事。。。
转摘自：http://blog.chinaaet.com/lincoding/p/5100050055

/* 单个for循环 */
`
for ( i=0; i<10; i++ )

{

Act++;

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 1'b1;

                Act <= Act + 1'b1;

            end

        if ( C1 == 10 - 1 )

            begin

                x <= 8'd0;

                C1 <= 8'd0;

                i <= i + 1'b1;

            end 

        else

            C1 <= C1 + 1'b1;

    end

endcase

//2、步骤实现

case ( i )

0:

    if ( x == 10 )

        begin

            x <= 8'd0;

            i <= i + 1'b1;

        end

    else

        begin

            x <= x + 1'b1;

            Act <= Act + 1'b1;

        end

endcase

/* for循环嵌套 类型1 */

for ( x=0; x<10; x++ )

{

for ( y=0; y<10; y++ )

{

    Act++;

}

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 1'b1;

                Act <= Act + 1'b1;

            end

        if ( C1 == 100-1 )

            begin

                x <= 0;

                C1 <= 0;

                i <= i + 1'b1;

            end

        else

            C1 <= C1 + 1'b1;

    end

endcase

//2、步骤实现

case ( i )

0:

    if ( x == 100 )

        begin

            x <= 8'd0;

            i <= i + 1'b1;

        end

    else

        begin

            x <= x + 1'b1;

            Act <= Act + 1'b1;

        end

endcase

/* for循环嵌套 类型2 */

for ( x=0; x<10; x++ )

{

for ( y=0; y<10; y++ )

{

    Act1++;

    Act2++;

}

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 1'b1;

                Act1 <= Act1 + 1'b1;

                Act2 <= Act2 + 1'b1;

            end

        if ( C1 == 100-1 )

            begin

                x <= 0;

                C1 <= 0;

                i <= i + 1'b1;

            end

        else

            C1 <= C1 + 1'b1;

    end

endcase

//2、步骤实现

case ( i )

0:

    if ( x == 100 )

        begin

            x <= 8'd0;

            i <= i + 1'b1;

        end

    else

        begin

            x <= x + 1'b1;

            Act1 <= Act1 + 1'b1;

            Act2 <= Act2 + 1'b1;

        end

endcase

/* for循环嵌套 类型3 */

for ( x=0; x<10; x++ )

{

Act1++;

for ( y=0; y<10; y++ )

{   

    Act2++;

}

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 8'd10;

                Act1 <= Act1 + 1'b1;

            end

        if ( y == C1 )

            begin

                y <= y + 1'b1;

                Act2 <= Act2 + 1'b1;

            end

        if ( C1 == 100-1 )

            begin

                x <= 0;

                y <= 0;

                C1 <= 0;

                i <= i + 1'b1;

            end

        else

            C1 <= C1 + 1'b1;

    end

endcase

//2、步骤实现

case ( i )

0:

    if ( x == 10 )

        begin

            x <= 8'd0;

            y <= 8'd0;

            i <= i + 1'b1;

        end

    else if ( y == 10 )

        begin

            x <= x + 1'b1;

            y <= 8'd0;

            Act1 <= Act1 + 1'b1;

        end

    else

        begin

            y <= y + 1'b1;

            Act2 <= Act2 + 1'b1;

        end

endcase

/* for循环嵌套 类型4 */

for ( x=0; x<10; x++ )

{

Act1++;

for ( y=0; y<10; y++ )

{       

    Act2 = Act1;

}

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 8'd10;

                Act1 = Act1 + 1'b1; //使用阻塞赋值

            end

        if ( y == C1 )

            begin

                y <= y + 1'b1;

                Act2 <= Act1;

            end

        if ( C1 == 100-1 )

            begin

                x <= 0;

                y <= 0;

                C1 <= 0;

                i <= i + 1'b1;

            end

        else

            C1 <= C1 + 1'b1;

    end

//2、步骤实现

case ( i )

0:

    if ( x == 10 )

        begin

            x <= 8'd0;

            y <= 8'd0;

            i <= i + 1'b1;

        end

    else if ( y == 10 )

        begin

            x <= x + 1'b1;

            y <= 8'd0;

            Act1 <= Act1 + 1'b1;

        end

    else

        begin

            y <= y + 1'b1;

            Act2 <= Act1;

        end

endcase

/* for循环嵌套 类型5 */

for ( x=0; x<10; x++ )

{

Act1 = Act2;

for ( y=0; y<10; y++ )

{

    Act2++;     

}

}

//1、时序实现

case ( i )

0:

    begin

        if ( x == C1 )

            begin

                x <= x + 8'd10;

                Act1 <= Act2; //使用阻塞赋值

            end

        if ( y == C1 )

            begin

                y <= y + 1'b1;

                Act2 = Act2 + 1'b1;

            end

        if ( C1 == 100-1 )

            begin

                x <= 0;

                y <= 0;

                C1 <= 0;

                i <= i + 1'b1;

            end

        else

            C1 <= C1 + 1'b1;

    end

//2、步骤实现

case ( i )

0:

    if ( x == 10 )

        begin

            x <= 8'd0;

            y <= 8'd0;

            i <= i + 1'b1;

        end

    else if ( y == 10 )

        begin

            x <= x + 1'b1;

            y <= 8'd0;

            Act1 <= Act2;

        end

    else

        begin

            y <= y + 1'b1;

            Act2 <= Act2 + 1'b1;

        end

endcase

/* for循环嵌套 类型6，此法为类型4，5，6中最好的 */

for ( x=0; x<10; x++ )

{

Act2++; 

for ( y=0; y<10; y++ )

{

    Act1 = Act2;        

}

} 

case ( i )

    0:

        begin

            if ( x == C1 )

                begin

                    x <= x + 8'd10;

                    Act2 <= ( x != 101 - 1 ) ? Act2 + 1'b1 : Act2;

                end

            if ( y + 1 == C1 )

                begin

                    y <= y + 1'b1;

                    Act1 <= Act2;

                end

            if ( C1 === 101 - 1 )

                begin

                    x <= 8'd0;

                    y <= 8'd0;

                    i <= i + 1'b1;

                end

            else

                C1 <= C1 + 1'b1;

        end

endcase
messi_cyc
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8.Verilog的for循环语句使用
FPGA/MATLAB学习教程/源码/项目合作开发
02-05 8229
在Verilog中，对于循环功能的实现，主要通过for语句来实现。 在verilog中，for循环的主要功能用于赋值和延迟两个功能，下面对这两个功能的实现进行介绍。 1.赋值功能 首先来看一个例子： `timescale 1ns / 1ps module count( input i_clk, input i_rst, output reg[9:0]o_count1, output reg[9:0]o_count2, output reg[9:0]o_count3 ); reg[7:0]t
Verilog中inout的使用
08-10
这两天在做verilog的ds1302，ds1302中有一个端口是输入/输出管教。即这个管教即是输出，同时也可以当输入。在verilog中有一个特殊的端口与之对应，就是inout。
第三章：过程语句和子程序
weixin_30252155的博客
05-13 186
SystemVerilog在任务和函数方面做了很多的改进，使其更加接近于C语言，从而使代码的编写变得更加容易，尤其是在处理参数传递上面。 3.1 过程语句 SystemVerilog从C和C++中引用了很多操作符和语句。下面就来简单介绍几点。 for循环，在for循环中定义循环变量，它的作用范围仅限于循环内部，从而有助于避免一些代码漏洞。for (int i=0; i<10;i++) ...
verilog中的for 循环
luoai_2666的博客
09-19 1万+
例1. module test( output reg [8:0] sumx , input [4:0] x ); parameter n = 3'd3; integer i ; always @ (*) begin sumx = 1 ; for( i=0; i<n; i=i+1 ) sumx = sumx + x ; end endmodule 令x=3，仿真结果 综合结果： for循环n次代表有n个相似的电路模块存在；代码上的“循环反馈”结构在阻塞赋值时代表前后
Verilog循环语句
jk_101的博客
03-31 6680
while循环的每次迭代之前都会判断指定条件是否满足，如果为真，就执行条件内的循环代码块；注意注意，for循环在正式FPGA设计中部分情况下可综合，其余几个循环语句均不可综合，主要用于testbench。本文主要介绍verilog常用的循环语句，循环语句的用途，主要是可以多次执行相同的代码或逻辑。创建一个从 0 到 3 的integer型变量，然后在循环的每次迭代中打印这个变量的值。verilog 中的forever循环会创建一个连续执行的代码块，并无限循环。repeat循环执行指定次数的循环代码块。
【verilog】verilog 中for循环的使用
weixin_47730622的博客
09-09 6289
【verilog】verilog 中for循环的使用
Verilog for 循环
whik1194的博客
03-12 2万+
文章目录语法示例#1：基本循环控制示例#2：8位左移移位寄存器的实现 语法 for(<initial_condition>;<condition>;<step_assignment>) begin //statements end 执行过程如下： 指定初始循环变量值 条件是否为真，条件为假则跳出循环 若条件为真则执行控制语句 循环变量迭代更新 示例#1：基本循环控制 module my_design; integer i; initial begin
verilog 编写数码管循环显示器
05-31
采用DE2核心FPGA 开发板，设计一个数码管循环显示程序。通过编程在数码管上显示八位英文字符和数字
verilog中function的使用
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目的：掌握函数在模块设计中的使用。
这是 FPGA 中使用的循环缓冲控制器 Verilog Hardware Circular Buffer Controller
06-02
根据wiki：循环缓冲区、循环队列、循环缓冲区或环形缓冲区是一种使用单个固定大小缓冲区的数据结构，就好像它是端到端连接的一样。这种结构很容易缓冲数据流。 68747470733a2f2f75706c6f61642e77696b696d656469612...
搞定Verilog中的generate ，参数传递，for的用法
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新工作第一天，看了看别人的代码，发现自己对于Verilog语言还是有很多不清晰的地方，谨以此篇博客。希望自己能够搞清楚一些不清晰地东西。即使将来忘了回过头来再看看也能够马上回忆起来。废话结束。上正文。
verilog for循环的使用
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Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下： 1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错 2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错 3、for语句在always 外部，或者使用for循环例化模块，需要定义genvar变量，否则有些仿真工具会报错。 ...
sv 中循环的实现
喝水的面包
08-22 1万+
sv 中循环的实现 sv 中循环和C C++ 中的类似，常用的for while…do C 中的for int i; for （i=0;i<10;i++） { ..... } 可以使用continue 跳过本次循环中的剩余部分，直接进入下次循环。 int i; for （i=0;i<10;i++） { .... if（i==1） continue; ..... } 可以使用break 跳出循环，放弃剩余的循环执行。 int i; for （i=0;i<10;i++）
Verilog | for语句的理解与使用
qq_45776815的博客
11-07 6327
for语句在硬件里的使用并不频繁，一方面是因为for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大， 综合就越慢，for语句的使用就很占用硬件资源，另一方面是因为在设计中往往是采用时序逻辑设计用到for循环的地方不多。通过流水线乘法的示例对for语句进行理解。
verilog中的3种for循环的写法
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verilog中的3种for循环的写法
verilog语法-008—几种可综合的for循环语句
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本文讲解了SystemVerilog中可以用于综合的几种for循环设计
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[size=x-large][b]1 案例描述[/b][/size] 某日，在JavaEye上看到一道面试题，题目是这样的：请对以下的代码进行优化 [code="java"] for (int i = 0; i < 1000; i++) for (int j = 0; j < 100; j++) for (int k = 0; k < 10; k++) testFuncti...
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verilog中for循环的使用
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在Verilog中，for循环可以用于处理数组，它可以在可综合的Verilog代码中使用。 for 循环的语法如下： ``` for (initialization; stop_condition; increment) begin // 循环体 end ``` 其中，initialization 是...

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