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RSS订阅原创 altera ddio调试
做一个记录关于前段时间调试altera ddio_out双沿输出1、FPGA(cyclone 4 系列E55)与外围器件通过rgmii接口相连，示意图如下：FPGA提供参考时钟phy_ref_clk.2、具体解决方案方案1：时钟方案如下：62.5Mhz经过pll生成2路时钟62.5 M ， 125M ,125M时钟直接作为rgmii的参数时钟
2013-12-03 23:23:07
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LVS手册中文加目录版
2016-08-20
空空如也
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