转自：21IC 赛灵思 FPGA世界 作者：金猴声明：本教程为Goldsunmonkey为庆祝Xilinx论坛成立一周年来与大家分享一些东西的系列。
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这个问题很简单，写完后不希望大家责怪我说这个也太简单了，我也是偶尔发现，解决了我对如何
使用LUT进行逻辑设计的困惑。希望对有用的人有用
[color] 第一步 打开一个ISE工程，随便哪一个有HDL组成的都可以，我打开的如下：
第二步 进行综合，修改自己的错误。综合成功。
第三步，在区域2中点击区域3的选项运行，一定不要选择区域3上面的那个选项，出现如下界面：在不熟悉的条件下，请选用默认的选项。
将出现如下图的顶层图：
双击后进入，一直看到自己所有 模块都在里面。
不停双击，直到最底层，只能是LUT和 寄存器为止，我的是如此：
双击上面显示的LUT，跳出对话框。
上面的为显示原理图部分。
依次为等式，真值表，卡纳夫表，就不一一列出了。
在Vivado中也类似：
打开Synthesis Design，鼠标单击要查看的LUT上，如下图所示：
然后查看左下角的Cell Properties的Truth table,如下图所示：
可见，此LUT的逻辑表达式就是output = I0 & !I1 & I2 & !I3 & !I4;
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