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嵌入式系统设计应用
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Verilog学习笔记12:使用多核CPU协同编译
在使用Quartus Prime进行编译时,会提示如下警告信息。产生这条警告信息的原因在于我们现在使用的CPU是多核,但是我们没有对如何使用多核CPU编译进行设置,所以提示如下警告信息。本文将讲述如何在Quartus Prime中进行设置,使得多核CPU协同编译。第1种设置方法,通过设置选项加以解决:1、右键点击Project Navigator中的器件选型,在弹出的菜单中选择se原创 2018-01-15 14:07:05 · 4567 阅读 · 0 评论 -
Verilog学习笔记11:一个完整的工作流程
1本文介绍应用Verilog进行CPLD设计的一个完整流程。电路图如下:引脚47、45、43、40、37、35、33和LED1-LED7相连接,高电平点亮,这个例程仅完成7个发光二极管全部点亮的任务。1、点击File-New菜单,在出现的对话框中,选择Verilog HDL File。2、在新建文件中输入如下程序,程序的具体功能稍后解释。module PassT原创 2018-01-14 22:42:59 · 1902 阅读 · 0 评论 -
Verilog学习笔记10:建立Quartus Prime工程
本文介绍通过工程向导建立Quartus Prime的方法。1、首先我们启动Quartus Prime,然后选择File-New Project Wizard,打开工程向导,如下图所示,里面介绍了通过向导建立工程的具体步骤,我们点击Next继续。2、在如下图所示的对话框中,选择工程的存储路径、工程名和顶层设计实体名,在这里需要注意的是一般情况下顶层设计实体名需要和工程名维持一原创 2018-01-14 14:38:51 · 6691 阅读 · 1 评论 -
Verilog学习笔记9:USB Blaster下载器的安装
声明:本文仅对于初学者,高手请绕过。本文介绍USB Blaster下载器的安装和使用方法。1、首先安装Quartus Prime,在安装完成后,系统提示是否安装USB Blaster的驱动程序,我们选择将其正确安装。2、插入USB Blaster下载器,系统会提示寻找驱动程序,我们可以指定其位置:C:\intelFPGA_lite\17.1\quartus\drivers\us原创 2018-01-14 12:54:33 · 2406 阅读 · 0 评论 -
Verilog学习笔记7:Quartus Prime的安装
声明:本文仅对于初学者,高手请绕过。本文介绍Quartus Prime的安装方法,版本为17.1.0.590。我们可以从Altera的官方网站下载最新版本的Quartus Prime,网址为https://www.altera.com.cn/products/design-software/fpga-design/quartus-prime/download.html,提供3个版本原创 2018-01-13 23:37:05 · 5987 阅读 · 0 评论 -
Verilog学习笔记8:Quartus Prime的更新
声明:本文仅对于初学者,高手请绕过。本文介绍Quartus Prime的更新方法,写作本文是最新版本是17.1.1.593,我们将从17.1.0.590更新到17.1.1.593。我们可以从以下网址下载更新文件:http://dl.altera.com/?edition=lite,如下图所示。安装文件下载到硬盘后,就可以进行安装了,安装步骤如下。1、双击Quar原创 2018-01-14 01:25:36 · 2391 阅读 · 0 评论 -
Verilog学习笔记6:层次化设计-数码管位选
本日志继续介绍Verilog的层次化设计方法,数码管的位选,电路图不变,如下图所示。 该电路图由8位数码管组成,这8位数码管共用一组段选,所以为了让这8位数码管显示不同的数字,必须利用人眼的视觉暂留效应,在时间上的某一时刻,指选中1位数码管。 数码管的选通电路,采用PNP三极管,低电平有效,也就是说,我们希望选中的数码管需要置成0,而其它位都必须置成1。原创 2017-05-17 23:24:53 · 6560 阅读 · 0 评论 -
Verilog学习笔记5:层次化设计-数码管段选
从这篇日志开始,将以一个实例(数码管的应用),用多个篇幅来介绍Verilog的层次化设计方法。 本日志介绍数码管段选电路的设计,先看电路图。 段选用于在数码管上显示数字(0-9)、字母或其它字符,本例仅以显示字符为例,让数码管的每位显示相应的数字(0-9)。 由于0-9只有10个数字,所以我们用4位二进制,便可以表示,Verilog代码如下:原创 2017-05-17 23:06:47 · 2533 阅读 · 0 评论 -
Verilog学习笔记4:关于5M40ZE64C4N接地的问题
已经入夜了,还是把这篇日志写下为好。从下午开始,一直调试5M40ZE64C4N,始终不能下载,试了很多种办法,也不行。在网上查了很多资料,但没有一个能够说清楚。马上就要放弃的时候,找到原因了。把它写下来,让经过的朋友能够少走一些弯路。 1、先看原理图,大家不觉得这款芯片的接地脚比较少吗,自己画原理图注意了这个问题,但没有深究。现在仔细看来,真是不应该犯这种错误。这款芯片64脚,怎么还原创 2017-04-25 03:15:46 · 1596 阅读 · 1 评论 -
Verilog学习笔记3:解决ModelSim闪退的问题
当前的Quaruts需要ModelSim进行仿真,但是今天在使用时,不能正常进行时序仿真。直接使用ModelSim进行仿真,只要一仿真,ModelSim就立即退出(闪退)。 从网上多方查找原因,大多说是与“爱奇艺”有关,但是我的计算机中,并没有装爱奇艺。 对Windows进行设置,在启动时,禁用所有应用程序,仍然不能解决问题,网上说要重装计算机了,太麻烦了,继续寻找原因,感觉...原创 2017-01-30 00:18:07 · 10549 阅读 · 1 评论 -
Verilog学习笔记2:QUARTUS缺省引脚的设置
在默认情况下,QUARTUS的缺省引脚设置为输出接地,可以通过以下设置更改其配置。 1、在Project Navigator窗口,右键点击器件名称,在弹出的菜单中,选自Device。 2、在弹出的对话框中选择Device and Pin Options。 3、在接下来的对话框中,选择Unused Pins,里面有5个选项,分别为As inp原创 2017-01-12 20:32:01 · 6333 阅读 · 1 评论 -
Verilog学习笔记1:EPM240T100C5N的解释
由于项目开发的需要,从今天开始重新开始CPLD的学习与开发工作,希望能够通过一定的努力,使自己在CPLD或FPGA方面能够再上一个台阶。本系列日志记录将记录整个学习开发过程。 硬件选型:Altera公司EPM240T100C5N 硬件描述语言:Verilog(原先使用VHDL,没有接触过Verilog) 本编日志对EMP240T100C5N进行解释,看下图:原创 2017-01-12 15:03:52 · 21998 阅读 · 0 评论 -
Verilog学习笔记13:使用CPLD内部振荡器
我们在进行CPLD设计时,时钟是一个比不可少的环节,一般使用外部有源振荡器加以实现,这样会占用一定的体积。CPLD的MAX II和V系列带有UFM可以实现内部振荡,其频率如下图所示。其中第1行为内部振荡频率,第2行为4分屏后的输出频率。在这里需要注意的是,振荡频率只是一个范围,并不能确定其精准频率。使用这个频率作为CPLD的工作频率是可以的,但是当做精确定时等频率是不合适的。本文将介绍原创 2018-01-15 20:58:11 · 4701 阅读 · 0 评论