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基于cyclone ii -EP2C20Q240C8N 的PLL时钟倍频设计

标签: verilog HDLfpgaquartus12.0PLL
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       概论:利用PLL锁相环生成一定频率的时钟信号,在quartus12.0中调用,并完成modelsim仿真。PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。

     数字系统中常用到不同频率和相位的时钟。在quartus对于一个时钟输入,可以通过编程来实现整数分频(理论任意分频)。这种设计的缺点在于:

     1、输出时钟的延时无法控制,因而难以得到精确相位的时钟,只能控制频率和占空比两个参量;

     2、这种设计只能输出慢时钟,无法对输入时钟信号进行倍频;

     3、PLL只能生成不低于15MHZ的频率。

     参数化宏单元模块(altpll)可以实现时钟的分频,倍频,以及相位占空比等操作。提升了建立、保持时间的同时,减少了延时和时钟的歪斜。

这里以cyclone二代器件EP2C20Q240C8N为例,时钟输入为50MHZ,利用PLL倍频生成200.000MHZ的频率,并在modelsim中完成仿真。

     第一步:建立工程。(省略,基本技能,不会飘过。。。。)

     第二步:建立Verilog HDL File 文件,命名SPIPLL,点击保存。(默认目录)

     第三步:配置PLL。(具体步骤参考http://wenku.baidu.com/view/dcd7127a5acfa1c7aa00cc9a.html)

     第四步:modelsim仿真。在quartus 中调用modelsim进行仿真。(仿真波形如下)

           Verilog HDL 文件代码如下:(其中SPIPLL_CR为PLL配置过程中需要自己命名的文件名字

module SPIPLL(clk,rst,pout,locked);

input clk;

input rst;

output pout;

output locked;

SPIPLL_CR SPIPLL_CR_inst (

.areset ( !rst ),

.inclk0 ( clk ),

.c0 ( pout ),

.locked ( locked )

                                               );

endmodule 

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