FPGA读写SDRAM实验

最新推荐文章于 2024-03-06 20:18:20 发布
VIP文章 最新推荐文章于 2024-03-06 20:18:20 发布
阅读量3.7w 收藏 37
点赞数 23
分类专栏： FPGA 文章标签： 图像处理 blog 存储 工作 平台
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ruby97/article/details/7549428
版权

FPGA读写SDRAM实验



众所周知，片上RAM是FPGA的宝贵资源。对于一些低端的FPGA芯片，其片上RAM实在是少的可怜，甚至不能存下一张图片。若要用FPGA实现图像处理，显然需要外部存储器。

而在外部存储器中，SDRAM的特点是速度快，价格低，但时序复杂。今天，主要介绍的就是使用FPGA读写SDRAM的实验。

文章最后，将会给出所有代码，代码均经过详细注释。羡慕


我之前的BLOG写过SDRAM的写过程仿真，如果对SDRAM的原理以及时序，命令等不熟悉的朋友，请参考我之前的Blog：SDRAM仿真



---------------------------------------------华丽分割-----------------------------------------------


实验环境：

  • 硬件环境：
  • FPGA：Cyclone II 系列
  • FPGA片上RAM： 160000+bit
  • SDRAM： 4 Banks x 1M x 16Bit , 100Mhz

最低0.47元/天 解锁文章
ruby97
关注
  • 23
    点赞
  • 踩
  • 37
    收藏
    觉得还不错? 一键收藏
  • 34
    评论
专栏目录
FPGA读写SDRAM实验源码
08-30
fpga读写SDRAM的实验源码。详细的注释。 具体内容请参考博客的文章。里面详细介绍了如何使用。 fpga读写SDRAM的实验源码。详细的注释。 具体内容请参考博客的文章。里面详细介绍了如何使用。
FPGA学习之路---SDRAM讲解
lusics的博客
12-14 9924
如果对SDRAM原理以及时序不是很了解的朋友，推荐看一下如下这篇文章： SDRAM-高手进阶,终极内存技术指南——完整进阶版 *****************************************GO*********************************** SDRAM的工作过程： （1）初始化： 上电后进入200us的输入稳定期，空操作（NOP） 向SDRAM...
怎么在Quartus中配置SDRAM IP核
最新发布
weixin_56481118的博客
03-06 340
至此，SDRAM IP核配置完
FPGA读写SDRAM,代码均经过详细注释
09-12
众所周知，片上RAM是FPGA的宝贵资源。对于一些低端的FPGA芯片，其片上RAM实在是少的可怜，甚至不能存下一张图片。若要用FPGA实现图像处理，显然需要外部存储器。 而在外部存储器中，SDRAM的特点是速度快，价格低，但时序复杂。今天，主要介绍的就是使用FPGA读写SDRAM的实验。 文章最后，将会给出所有代码，代码均经过详细注释。 实验环境： 硬件环境： FPGA：Cyclone II 系列 FPGA片上RAM： 160000+bit SDRAM： 4 Banks x 1M x 16Bit , 100Mhz
Cyclone10 FPGA读写MP25P16 spiflash实验Verilog源码Quartus17.1工程文件+文档资料
12-10
Cyclone10 FPGA读写MP25P16 spiflash实验Verilog源码Quartus17.1工程文件+文档资料,, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module spi_flash_top( input sys_clk, input rst, output nCS, output DCLK, output MOSI, input MISO, input[15:0] clk_div, input[3:0] cmd, input cmd_valid, output cmd_ack, input[23:0] addr, input[7:0] data_in, input[8:0] size, output data_req, output reg[7:0] data_out, output reg data_valid ); localparam S_IDLE = 0; localparam S_SE = 1; localparam S_BE = 2; localparam S_READ = 3; localparam S_WRITE = 4; localparam S_ACK = 5; localparam S_CK_STATE = 6; //present state monitor localparam S_WREN = 7; wire spi_flash_cmd_ack; reg[3:0] sub_cmd; reg sub_cmd_valid; reg[8:0] sub_size; reg[4:0] state,next_state; reg[7:0] state_reg; wire sub_data_valid; wire[7:0] sub_data_in; wire[7:0] sub_data_out; assign sub_data_in = data_in; assign cmd_ack = (state == S_ACK); always@(posedge sys_clk or posedge rst) begin if(rst==1) state <= S_IDLE; else state <= next_state; end always@(*) begin case(state) S_IDLE: if(cmd_valid && cmd == `CMD_BE) next_state <= S_WREN; else if(cmd_valid && cmd == `CMD_SE) next_state <= S_WREN; else if(cmd_valid && cmd == `CMD_READ) next_state <= S_READ; else if(cmd_valid && cmd == `CMD_PP) next_state <= S_WREN; else next_state <= S_IDLE; S_WREN: if(spi_flash_cmd_ack && cmd == `CMD_BE) next_state <= S_BE; else if(spi_flash_cmd_ack && cmd == `CMD_SE) next_state <= S_SE; else if(spi_flash_cmd_ack && cmd == `CMD_PP) next_state <= S_WRITE; else next_state <= S_WREN; S_BE: if(spi_flash_cmd_ack) next_state <= S_CK_STATE;//读取状态寄存器 else next_state <= S_BE; S_SE: if(spi_flash_cmd_ack) next_state <= S_CK_STATE;
CYCLONE4E FPFA读写SDRAM实验完整Verilog逻辑源码Quartus工程文件.zip
08-25
FPGA读写SDRAM read_write_a_worde实验完整Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 `timescale 1 ns/ 1 ps // synopsys translate_on module sdram_top( clk, reset_n, sdram_bank_addr, write_data, read_data, read_req, write_req, rw_ack, bus_signal, init_done, sdram_clk, sdram_data, sdram_command, sdram_address, sdram_dqm ); // 系统信号 input clk; //20M系统时钟 input reset_n; //复位信号，低电平有效 // 内部信号 input [21:0] sdram_bank_addr; //读写SDRAM的地址 input [15:0] write_data; //写如sdram的数据 output [15:0] read_data; //从sdram读出的数据 input read_req; //读数据请求信号 input write_req; //写数据请求信号 output rw_ack; //读写应答信号 output bus_signal; //忙信号 output init_done; //初始化完成信号，输出，高电平有效 // SDRAM接口信号 output sdram_clk; //sdram时钟信号 inout [15:0] sdram_data; //sdram读写数据 output [4:0] sdram_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 output [13:0] sdram_address; //[13:12]BA , [11:0]Addr，SDRAM地址信号 output [1:0] sdram_dqm; //SDRAM数据掩码 //连接线 wire init_start; //初始化开始信号,高电平有效 wire [4:0] sdram_init_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire [4:0] sdram_rw_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire [13:0] sdram_init_address; //[13:12]BA , [11:0]Addr，SDRAM地址信号 wire [13:0] sdram_rw
SDRAM的数据存储实现并对其数据进行读写操作
qq_46689721的博客
08-04 2445
对SDRAM芯片进行简单的数据存储和读取操作
深入浅出FPGA-1-Cyclone芯片内部
duoerbasilu
07-20 228
引言 在学FPGA之前，一定弄明白一件事情，就是，FPGA到底是什么？ 好吧，这一节主要说一下这个问题，当然不止这一个问题。 弄明白了这个问题，下一节开始说verilog语言的问题。 1.1FPGA实现类型 众所周知，FPGA不同于ASIC的最要的特性就是，FPGA是可重配置的。可重配置，就是这个芯片的功能是可重新定义的。配置什么呢，配置逻辑，什么是逻辑？逻辑由最小逻辑单元和连...
FPGA学习日记（八）SDRAM的读写测试
weixin_45299680的博客
09-02 2551
目的：对SDRAM进行读写测试，使用FIFO对SDRAM进行封装。 SDRAM功能框图： SDRAM原理图： 初始化状态机： 工作状态机： 代码如下： SDRAM顶层模块：连接外部芯片与测试灯，并通过pll例化三个时钟，供fifo（50）与SDRAM（100）控制模块使用，测试读写SDRAM数据的一致性。输出到SDRAM芯片的时钟为(100m_shift). module sdram_rw_test( input clk, .
用fpga来实现sdram的简单读写
01-13
很全的sdram的资料，看了之后，基本上可以用fpga来实现sdram的简单读写。
sdram fpga源程序
03-03
sdram fpga源程序,使用verilog编写，经过验证，可以使用
SDRAM读写控制的实现与Modelsim仿真
02-20
SDRAM读写控制的实现与Modelsim仿真
实战训练22 UART控制SDRAM读写_串口sdram_fpga_FPGA读写SDRAM_
10-03
UART控制SDRAM读写，既有串口，也有sdram的fpga程序
FPGA读写SDRAM的实例
08-06
FPGA读写SDRAM的实例
一个例子说明FPGA中PLL的重要性
热门推荐
ruby97的专栏
05-02 3万+
PLL的重要性 PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。 今天，我结合一个例子，来活生生的展示PLL的重要性。   背景 使用FPGA采集PAL视频信号（遵循CCIR656标准），使用的视频编码芯片为SAA7120。 采集时钟频率为27MHz。根据标准
fpga实验读写sdram的测试文件
04-28
FPGA实验读写SDRAM的测试文件是指在FPGA开发板上连接SDRAM外设，并编写一段程序进行读写测试的文件。这样的测试文件可以通过验证SDRAM外设的功能是否正常，判断FPGA开发板是否能够正确地使用SDRAM，有助于进行后续...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 34
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值