关于SystemVerilog中的随机化问题

只是一些很初级的经验。

在SV中写随机测试环境的时候，往往有随机路径的需求，就会用到randcase等语句。刚使用的时候会发现，假如randcase只使用了一次，那么每次编译完成以后，怎么都是同一条路径呢？不应该是每次都随机的吗？

其实随机数这个概念，对于大多数环境，MATLAB也好，VS也好，SV里的PRNG也一样，产生的都是伪随机数。在这里这个P已经暴露了。什么叫伪随机数呢？就是说这个随机数看上去好像是随机的，是乱序的，但是实际上，只要知道产生随机数的函数f，再知道种子seed，就可以推算出某一时刻产生的数字应该是多少。

在默认的情况下，vcs编译采用的种子是固定的，除非你用$srandom函数设置种子或者编译时加上+plusarg_save +ntb_random_seed = {NUMBER} 的参数，人为的修改种子的值。这个种子的修改会对编译中程序里所有的随机化函数产生影响。在这里可以用+plusarg_save +ntb_random_seed_automatic参数偷个懒，让种子自己变去。vcs有个好处，改变种子的同时把当前使用的种子显示出来了。

在这里需要提一个问题，用真随机数来验证设计的方法固然想法是好，但是由于验证中难免会遇到各种BUG与意外，这时候需要对BUG或意外进行重现，如果种子都不知道是多少，那么你的BUG就飞了，和没测没区别。所以在验证的时候要保证复现性。

最后说一说$random与$urandom这两个系统函数。很多人喜欢使用前者产生随机数，但是有的时候信号要求是无符号数的就会产生意想不到的结果，这时候使用$urandom比较稳妥。