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RSS订阅原创 SV(UVM)实现多phase pipeline driver建模
在平台的搭建中，需要关注的重点一是平台的结构，怎么样便于复用，怎么样便于使用，不需要知道内部层次结构就可以很好的配置和使用。另一点就是实现了，驱动怎么实现？monitor怎么实现？sequence怎么实现？这些在VIP里都是加密的，都是“核心机密”。而其他结构agent, coverge collector, scoreboard等等结构基本大同小异。本文主要讨论“实现”这一方面的一小部分内容，有
2014-11-14 10:42:47
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翻译 event触发的竞争条件(Event trigger race conditions)
event触发的竞争条件问题：在进程等待event触发的同一时间步长内，若该event触发，则不一定能等到该eventverilog通过event数据类型提供一种基本的进程同步机制，使用这种机制会遇到两个问题。第一个问题也许一开始不会被当做问题，但是过了几年你会意识到这真是个问题：许多工程师甚至不知道sv中还有event,根本没想到去用它。有个工程师使用了N年的verilo
2014-11-13 14:07:45
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空空如也
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