STA基础分析-setup和hold

原创 2016年08月31日 11:21:58

首先普及一下基础概念

1.数据传输需要的时间( Data Arrival Time) : 信号到达时间是指信号到达电路中某一点的真实时间,一般等于信号到达时序路径起点的时间加上信号在该时序路径上传播所用的时间。
2.要求到达时间( Data Required Time):指期望信号到达电路中某一点的时间。
3.时序裕度(slack):指电路中某点处要求到达时间与实际信号到达时间的差值。
4.建立时间( setup time) :数据在时钟信号源到达之前必须要稳定的时间, 如果建立时间不满足, 数据不能正确打进时序逻辑单元。
5.保持时间( hold time) :数据在时钟信号源到达之后必须要稳定的时间,如果保持时间不够,数据被时序逻辑单元正确锁存。
6.基本单元的延时( Tcq):门延时是指信号通过实际的标准单元所需要的时间. 在时序逻辑单元中,反映为从时钟沿开始,到数据输出需要的时间。
7.线延时: 线延时是指由于导线的阻容而导致的信号传播延时。


特别强调的是:setup和hold都是针对相同时钟沿来进行判别的。特别地,对于两个寄存器形成的路径,setup 和hold都是针对第二个寄存器的时钟来进行检验,setup time和hold time都是对于输入端来定义的。

下面讲述setup定义,公式判断,setup check





setup总结:预留的时间必须能够使组合逻辑的数据正常传输

下面讲述hold定义,公式判断,hold check



hold time希望中间的组合逻辑延时越大越好,而setup time则希望中间的组合逻辑越小越好。
hold time是由Tc-q 和Tcom所决定,若Tc-q+Tcom 》hold time 则满足条件
hold time针对第二个触发器的时钟来进行判断的。


摘录一篇用原理性方式讲setup和hold的文章
















真正的理解setup time/hold time

转自:http://www.cnblogs.com/poiu-elab/archive/2012/10/29/2745390.html 什么叫做真正的理解setup time/hol...

DC 概论之一 setup time 与 hold time(1)

http://www.blogbus.com/bb2hh-logs/20463915.html   ic代码的综合过程可以说就是时序分析过程,dc会将设计打散成一个个路经,这些路经上有cell延迟...

SystemVerilog中的$cast()向下类型转换

在UVM中经常可以看到$cast的身影,这是SV的build-in task之一,当然它还有function的版本,这里不讨论。说到这,不得不提到“类型转换”这个术语,SV和很多其他语言一样,都支持特...
  • seabeam
  • seabeam
  • 2015年08月21日 21:57
  • 3333

关于建立保持时间以及时序的一些问题集合

【面试集锦】setup/holdviolation解决办法: http://www.socvista.com/bbs/viewthread.php?tid=705&page=1 【面试集锦】什么是...
  • tzyhust
  • tzyhust
  • 2014年09月03日 22:42
  • 535

对Setup time 和Hold time计算关系的理解

http://write.blog.csdn.net/mdeditor http://write.blog.csdn.net/mdeditor 有个著名的笔试题,这样说道:时钟周期为T,触发器D...

AutoRunner_Sta_Setup.exe

  • 2009年08月05日 10:26
  • 8.04MB
  • 下载

春晚音响hold不住地分析

  • 2013年06月04日 11:20
  • 1.16MB
  • 下载

Z-Stack中的HOLD_AUTO_START编译选项分析

例子内容:这个例子主要对于应用的结构和信息流的结构提供了一个范例。在开发自己的应用时应主要好好学习该例子,掌握一些基本概念。(SOFT_START and HOLD_AUTO_START方式)   ...

Sta统计分析入门

  • 2015年04月21日 10:28
  • 156KB
  • 下载
内容举报
返回顶部
收藏助手
不良信息举报
您举报文章:STA基础分析-setup和hold
举报原因:
原因补充:

(最多只允许输入30个字)