橙色半瓶水-CSDN博客

原创【例程+代码】基于Xilinx FPGA开发软件Vivado生成PCIe EP例程详解

1. 概述：本文从系统方面入手，利用vivado丰富的IP资源，设计一个链路可配置的PCIe EP（当然RC也可，IP支持，在此以EP为例）。2. 参考文件：Xilinx vivado的各类参考文件 PCIe 2.0 Spec Xilinx PCIe IP3. 环境：如下图：采用V7485t，FPG...

2020-02-17 19:08:22 4672 4

原创姐姐给我推荐的两个期刊数据库索引

Scopus：https://www.scopus.com/search/form.uri?display=basicweb of science: https://apps.webofknowledge.com/UA_GeneralSearch_input.do?SID=T26Eq8m3nzfTyM5s6UN&product=UA&search_mode=GeneralSearch&erro

2017-10-24 15:23:04 593

原创 FPGA实现图像处理中的直方图统计

利用FSM，状态机编写程序实现直方图统计，大意为，对图像中各个灰度级的像素个数进行计算并统计。我现在利用RAM，把图像的灰度级当做地址输入，然后像素数目当做ram的内容。统计同一灰度级的像素数目就是在双口RAM中在同一地址进行内容的累加。状态机如图所示：其中各个状态为：仿真结果如图所示：其中用到了倍频，倍频方法上一个文档说过了。

2017-08-24 11:48:42 4684 7

原创 ISE的IP核clocking wizard使用和例化

datasheet：https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf这个时钟模块的功能主要有：主要的功能有：①可以设置两个输入时钟，最多7个时钟输出。⑤可以支持不同相位和占空比的需求。⑥支持扩频技术。如何使用？首先在

2017-08-23 11:04:10 10330 2

原创信号延迟一个单位

`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 09:57:16 07/19/2017 // Design Name: // Modul

2017-07-19 10:29:47 913

转载 Isim仿真使用手册

-------------------来自于NingHeChuan（宁河川）-------------------原文地址：http://www.cnblogs.com/ninghechuan/p/6214706.html安装好ISE，系统已经自带了ISim仿真软件，相比于专业的仿真软件Modelsim，ISim是免费的，不用编译库，小型设计仿真速度较快，对于轻量级的设计应该是

2017-06-30 10:38:34 9329

原创 xilinx 平方根IP核的用法- 整形平方根算法

以下是算整形平方根的IP核，如果计算浮点数，可以用浮点数的平方根IP核。标注1：数据省略格式：第一种：Truncate：直接取整第二种：Round Pos Inf：四舍五入，+0.5之后四舍五入，在负数时和第三种有区别。第三种：Round Pos Neg Inf：四舍五入第四种：四舍五入，0.5算舍去。注意输入数据的格式：

2017-05-17 15:09:28 8751

原创 Xilinx的ISim仿真随机数的生成

目前只发现了一个，其他的正在学习中 initial repeat(1024) #10 DoG_out1 = {$random} %255;如此可以生成8位的随机数，生成1024个。

2017-05-16 21:58:09 1969

原创 FPGA利用IP核计算反正切的方法

（毕竟新手，请各位不吝赐教）因为FPGA计算反正切可以用IP核进行，但是IP核需要输入二进制小数，一般我们得到的数都是十进制数，所以要先进行一些处理：1：把十进制数变成浮点数2：进行浮点数除法，除以相对应的位数最大值以便得到小数，比如说8位的就除以255。3：进行反正切运算4：如果需要转换为角度需要把浮点数转换为定点数之后乘以255.以下为程序：

2017-05-16 11:33:58 4695 2

原创 xilinx 浮点数IP核的用法- 浮点数除法

趁热打铁：以下为实现浮点数除法得基本运算：首先IP核得设置：标注1：选择除法运算选择单精度然后进行计算：结果：至于浮点数到定点数得转化见前一篇博文

2017-05-15 11:14:45 9557

原创 xilinx 浮点数IP核的用法- 定点数转浮点数

首先调用IP核标注1：选择定点数转浮点数标注1：32位定点数标注2：数字格式，符号位，整数位和小数位标注1，2：转化为的浮点数可以是单精度也可以是双精度。标注3：为转化后的数据格式。仿真如下：假设输入数据为1和2（十进制），则输出为：以上：单精度1的浮点数为：001111111000000000000000000000

2017-05-15 10:11:11 13527 2

原创 xilinx cordic IP核的用法- arctan的算法

本文介绍如何使用xilinx的CORDIC核计算一个arctan的值。此方法对于梯度运算有着重要的意义。原理略环境：xilinx ISE 14.7 cordic 4.0 ISim首先是IP核的选项设置，如图：标注1：选择函数的类型，我们选择计算arctan的值。标注2：选择cordic的结构，是字串行还是并行，我们选择并行。标注3：

2017-05-10 15:24:42 21882 3

原创 IEEE conference 中出现的PDF字体嵌入的问题

问题：Font "TimesNewRomanPSMT" of type "TrueType" is not embeddedFont "TimesNewRomanPS-ItalicMT" of type "TrueType" is not embeddedFont "TimesNewRomanPS-BoldItalicMT " of type "TrueType" is not emb

2017-04-27 11:04:04 12418 2

转载 XILINX的双口RAM核在综合的时候出现重复定义的问题解决方法

http://bbs.eetop.cn/thread-462663-1-1.html

2017-04-18 17:42:09 635

转载 opencv安装

http://www.cnblogs.com/rongfangliu/p/5106377.html

2017-04-07 10:24:12 233

原创【Matlab】SIFT_feature代码学习

%this code is the Matlab implimentation of David G. Lowe,%"Distinctive image features from scale-invariant keypoints,"%International Journal of Computer Vision, 60, 2 (2004), pp. 91-110.%this

2017-03-02 10:08:35 876

原创 Matlab总结贴2

Programming and ScriptsSample ScriptTo create a script, use the edit command,edit plotrandLoops and Conditional StatementsWithin a script, you can loop over sections of c

2017-02-28 18:59:53 263

原创 Matlab总结贴

Matrix and Array OperationsTo transpose a matrix, use a single quote ('):a'ans = 1 4 7 2 5 8 3 6 10To perform element-wise mul

2017-02-28 18:52:30 419

原创 The function of include in Verilog

http://www.cnblogs.com/icelyb24/archive/2011/09/29/2195779.html

2016-12-02 12:02:42 570

原创设置实验室网络的方法

总结一下设置实验室网络的方法1 打开 Network and Sharing Center2 点击local Area Connection3 点击Properties 4 点击Internet Protocol Version 4（TCP/IPv4）设置代码序列就OK

2016-09-29 14:56:28 606

原创 testbench 数组整理

去掉前三行和后两列`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company: // Engineer://// Create Date: 19:34:30 09/12/2016// Design Name: t

2016-09-13 10:15:29 1464

原创一维数组转换成二维数组【C++】

数据转换C++程序From shipeng#include#include //#include #include #include using namespace std;//int sque();int S;/* int sque()//判断平方数，若否，则转换{ int m; cout << "请输入:"; cin >> S; cout << endl;

2016-09-13 09:39:21 6354

原创 testbench输入输出文件完结版

我这种输入方法需要输入的是ASCII码值，所以只有转换成.RAW类型的grayscale才可以实现，而且最大可以实现65533bit以下为程序：// Verilog Test Fixture Template `timescale 1 ns / 1 ps module pic(); parameter size = 4096; reg CLK; reg nRESET

2016-09-02 18:54:47 771

原创 Verilog testbench的写法之输入输出文件

以下为代码和解释：`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company: // Engineer://// Create Date: 15:03:48 08/31/2016// Design Name:

2016-08-31 16:12:39 8199

转载 Verilog的generate的用法

生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：（1）

2016-08-31 14:45:48 78275 5

原创【xilinx】关于textbench的资料

感谢旁边的巴基斯坦男给我的资料...Thanks a lot！Actually test bench code uses the main module as an instant and assigns some values to the input to get some results at the output. That's all... The coding is same

2016-08-26 16:27:55 1846

原创【FPGA】实现信号的剪裁，截短和延迟

在实现sobel边缘检测的时候遇到了这样的问题我们不需要边上的信号，那这时候应该怎么办呢？我们需要对显示的使能信号进行剪裁，data_en。就像酱紫那么如何实现呢？首先第一种比较复杂的方法是用计数器。如此： reg [9:0]cnt; always@(posedge CLK or negedge nRESET) begin if(!nRESET)

2016-08-18 16:15:40 1684

原创基于FPGA的sobel边缘检测

这个真是让我头疼的问题虽然这个问题很经典但是我就是不会啊以上实现由两个大神的code可以参考，一个是无双（http://www.cnblogs.com/oomusou/archive/2008/08/25/verilog_sobel_edge_detector.html）的，一个是crazybingo的（http://group.chinaaet.com/116/79095）还有一

2016-08-16 13:40:42 5340 10

原创【图像处理】FPGA实现linebuffer

我的目的是实现sobel edge detection，linebuffer是其中必不可少的一部分。linebuffer的实现如下：1. http://blog.csdn.net/lzy272942518/article/details/46660383，这里的实现方法是用了经典的书《基于FPGA的嵌入式图像处理系统设计》，英文版下载链接：http://download.csdn.n

2016-08-16 13:27:43 9281 10

原创基于FPGA的图像比例缩放

哈哈哈经过了一下午的钻研终于可以得到缩放的图像了这里的图像并不是高级的缩放而是简单的隔比例的像素显示在思考问题的时候我们往往正向思维，在我的正向思维怎么都不可得的时候看到了一篇文章，可以反向思维。既我们事先选定缩放后的左边，然后通过计算得到原图像的左边，然后给地址在ROM中查找即可。部分程序如下：

2016-08-12 19:24:30 4771 2

原创基于FPGA的彩色图像显示

哎呦呦断断续续调了这么久终于调出来了，还是很开心的，虽然很简单，但是如果没想到的话还是挺不容易的。本文的思路是1 实现与显示器的接口（VGA or HDMI），本文采用HDMI接口，VGA的接口网上很多，随便找2 实现ROM文件的生成，本文所用XILINX的FPGA，用ISE为开发平台，所以采用的ROM所需要的文件是COE文件。 MIF文件的生成网上有很多程序，但是C

2016-08-12 09:30:41 3639 2

原创 XILINX的FPGA的资源

xilinx的spartan-3FPGA的资料

2016-06-11 14:54:02 737

转载 Spartan-3 LVDS UCF

--How should I choose the pair of pins on the FPGA for my LVDS signal? Does the LDVS pair need to be something like: LXXP / LXXN, for example will this work on the Pipistrello?LVDS pos -> WingA_

2016-06-11 10:41:11 747

原创 Verilog 参数化和状态机

两种static elaboration的方法1 参数化2 generate blocks1 参数化方法又蓝色框为实例化写法双参数2 Generate blocks

2016-06-01 19:19:32 623

转载时钟

2016-05-24 09:55:01 403

原创 keypad 错误

always@(posedge CLK or negedge nRESET)beginif(!nRESET)beginendelsebegin if(key_en)begincase (key_value_1)7'b0001_001: key_value 7'b0010_001: key_value 7'b0100_001: key_valu

2016-05-07 13:02:15 587

原创 Matlab处理彩色图像 RGB888-RGB565

image=imread('E:\64c.bmp');fr=image(:,:,1);fg=image(:,:,2);fb=image(:,:,3);以上代码为打开bmp图片并分开RGB三种分量，所以怎么把RGB888转化成RGB56516位真彩色呢？“著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。作者：萧Brenda链接：http://w

2015-11-19 15:33:25 4161

原创 VGA显示--ROM部分

-- Quartus II generated Memory Initialization File (.mif)WIDTH=128;DEPTH=64;ADDRESS_RADIX=UNS;DATA_RADIX=HEX;CONTENT BEGINROM构造的mif文件中 DEPTH = 32; -- The size of data in

2015-10-28 10:41:56 962

原创 FPGA Verilog实现数字钟2 校时校分蜂鸣器功能

/************************************************ Design by Romy 2015.10.05**************************************************/module column_scan_module( C

2015-10-16 09:32:03 3844 3

原创 Matlab_Marr小波尺度变换图

多尺度的连续小波变换分解后时间尺度图墨西哥Marr小波函数：%delta 小波变换尺度%N 小波函数的长度%s 原始信号%g 原始信号某个尺度下的小波变化系数function g=Singularity_Detection(delta,N,s);%保持信号长度n=length(s);% 构造墨西哥小帽小波函数for index_x=1

2015-10-10 12:47:16 6082 1