2016年08月_橙色半瓶水

12月 09月 08月 06月 05月

原创 Verilog testbench的写法之输入输出文件

以下为代码和解释：`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company: // Engineer://// Create Date: 15:03:48 08/31/2016// Design Name:

2016-08-31 16:12:39 8202

转载 Verilog的generate的用法

生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：（1）

2016-08-31 14:45:48 78282 5

原创【xilinx】关于textbench的资料

感谢旁边的巴基斯坦男给我的资料...Thanks a lot！Actually test bench code uses the main module as an instant and assigns some values to the input to get some results at the output. That's all... The coding is same

2016-08-26 16:27:55 1847

原创【FPGA】实现信号的剪裁，截短和延迟

在实现sobel边缘检测的时候遇到了这样的问题我们不需要边上的信号，那这时候应该怎么办呢？我们需要对显示的使能信号进行剪裁，data_en。就像酱紫那么如何实现呢？首先第一种比较复杂的方法是用计数器。如此： reg [9:0]cnt; always@(posedge CLK or negedge nRESET) begin if(!nRESET)

2016-08-18 16:15:40 1684

原创基于FPGA的sobel边缘检测

这个真是让我头疼的问题虽然这个问题很经典但是我就是不会啊以上实现由两个大神的code可以参考，一个是无双（http://www.cnblogs.com/oomusou/archive/2008/08/25/verilog_sobel_edge_detector.html）的，一个是crazybingo的（http://group.chinaaet.com/116/79095）还有一

2016-08-16 13:40:42 5341 10

原创【图像处理】FPGA实现linebuffer

我的目的是实现sobel edge detection，linebuffer是其中必不可少的一部分。linebuffer的实现如下：1. http://blog.csdn.net/lzy272942518/article/details/46660383，这里的实现方法是用了经典的书《基于FPGA的嵌入式图像处理系统设计》，英文版下载链接：http://download.csdn.n

2016-08-16 13:27:43 9286 10

原创基于FPGA的图像比例缩放

哈哈哈经过了一下午的钻研终于可以得到缩放的图像了这里的图像并不是高级的缩放而是简单的隔比例的像素显示在思考问题的时候我们往往正向思维，在我的正向思维怎么都不可得的时候看到了一篇文章，可以反向思维。既我们事先选定缩放后的左边，然后通过计算得到原图像的左边，然后给地址在ROM中查找即可。部分程序如下：

2016-08-12 19:24:30 4773 2

原创基于FPGA的彩色图像显示

哎呦呦断断续续调了这么久终于调出来了，还是很开心的，虽然很简单，但是如果没想到的话还是挺不容易的。本文的思路是1 实现与显示器的接口（VGA or HDMI），本文采用HDMI接口，VGA的接口网上很多，随便找2 实现ROM文件的生成，本文所用XILINX的FPGA，用ISE为开发平台，所以采用的ROM所需要的文件是COE文件。 MIF文件的生成网上有很多程序，但是C

2016-08-12 09:30:41 3639 2