TWO-WIRE INTERFACE CONTROLLER(TWI控制器)

翻译 2013年12月04日 16:57:11

[摘自:ADSP-BF50x Blackfin Processor HardwareReference]

注:每一行英文原文后面是中文翻译。

The TWI externally moves 8-bit data while maintaining compliance with I2C bus protocol. The TWI controller includes these features:

TWI对外传输8-bit数据,与I2C总线协议保持一致。TWI控制器包括以下特点:

  • Simultaneous master and slave operation on multiple device systems
    • 在多设备的系统中同时进行主从操作
  • Support for multi-master bus arbitration
    • 支持多主机的总线仲裁
  • 7-bit addressing
    • 7-bit寻址
  • 100K bits/second and 400K bits/second data rates
    • 100K bits/秒和400K bits/秒的数据传输率
  • General call address support
    • ???
  • Master clock synchronization and support for clock low extension
    • 主时钟同步并且支持clock low extension???
  • Separate multiple-byte receive and transmit FIFOs
    • 分离的多字节接收和发射FIFO
  • Low interrupt rate
    • 低中断率
  • Individual override control of data and clock lines in the event of bus lock-up
    • 总线锁定时分离的数据线和时钟线的越权控制
  • Input filter for spike suppression
    • 输入滤波器用于抑制毛刺
  • Serial camera control bus support as specified in OmniVision Serial Camera Control Bus(SCCB) Functional Specification version 2.1.
    • 支持串行摄像机控制总线(参见OmniVision SCCB 功能说明书 V2.1)

寄存器描述总结如下:

NO.

Register name

Abrev.

Description

1.          

TWI CONTROL Register

TWI_CONTROL

用于使用TWI模块,并建立SCLK与TWI控制器内部时间事件的关系。

2.          

SCL Clock Divider Register

TWI_CLKDIV

当主模式时,SCL是一个输出信号;当从模式时,SCL是输入信号。

3.          

TWI Slave Mode Control Register

TWI_SLAVE_CTL

用于控制从模式操作的相关逻辑。

4.          

TWI Slave Mode Address Register

TWI_SLAVE_ADDR

用于保存作为从设备时的地址。

5.          

TWI Slave Mode Status Register

TWI_SLAVE_STAT

当在从模式下,数据传输中或者结束时,此寄存器保持当次传输的状态信息。

6.          

TWI Master Mode Control Register

TWI_MASTER_CTL

用于控制主模式操作的相关逻辑。

7.          

TWI Master Mode Address Register

TWI_MASTER_ADDR

在主模式下传输的寻址阶段,TWI控制器将发送此寄存器的内容。

8.          

TWI Master Mode Status Register

TWI_MASTER_STAT

此寄存器保持主模式下传输时及结束时的状态信息。

9.          

TWI FIFO Control Register

TWI_FIFO_CTL

此寄存器只影响FIFO,不会以任何形式影响主从模式的操作。

10.      

TWI FIFO Status Register

TWI_FIFO_STAT

记录FIFO的状态(所有bits都为只读)。

11.      

TWI Interrupt Mask Register

TWI_INT_MASK

此寄存器使能TWI中断。

12.      

TWI Interrupt Status Register

TWI_INT_STAT

包括需要中断服务的信息(所有bits为W1C)。

13.      

TWI FIFO Transmit Data Single Byte Register

TWI_XMT_DATA8

 

14.      

TWI FIFO Transmit Data Double Byte Register

TWI_XMT_DATA16

 

15.      

TWI FIFO Receive Data Single Byte Register

TWI_RCV_DATA8

 

16.      

TWI FIFO Receive Data Double Byte Register

TWI_RCV_DATA16

 


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