ISE初次使用教程整理
1) FileàNew Project
Input Project name; select top-level. (HDL)
2) Family, Device, Package, Speed填入合适的值
Synthesis Tool选择XST(VHDL/Verilog)
Simulator选择ISE Simulator(VHDL/Verilog)
3) New Source, 选择VHDL Module, 填入名字，记得选择add to project
输入输出信号的填写，最后完成。
4) EditàLanguage Templates
VHDLàSynthesis ConstructsàCoding Examples有很多有用的例子。
完成VHDL的编写
5) Synthesis-XSTàCheck Syntax检查语法错误
6) 右键点击文件名，选择New SourceàTest Bench waveform,填入文件名
时钟的时间填入，high, low, setup time，设定变化波形。
选择Behavioral Simulation下的XX.tbw文件，Simulate Behavioral Model选择启动。
7) User ConstraintsàCreate Timing Constraints, Global选择，周期填入，保存关闭。
8) Implement Design启动，限制确认（Timing Constraints）
9) User ConstraintsàAssign Package Pin选择，填入引脚
执行Generate Programming File
完成。
发表于 @ 2007年08月06日 10:46:00|评论(loading...)|编辑