基于CPLD的数字钟设计(一)

在“夏宇闻老师之 verilog 学习站”（ http://verilog.113.tofor.com) 中 , 有这样一道题目。

设计要求如下 :

基于 CPLD 的数字钟设计
设计任务：
1 、          设计一个具有时、分、秒计时， 6 位数字显示的时钟电路；
2 、          具有快速校时功能；
3 、          具有整点音响自动报时；
4 、          以时钟电路为基础，设计如下表所示的作息时间自动打铃器；
表：自动打铃的作息时间
时间          作用
6 ： 00         起床
7 ： 50         上班预备
8 ： 00         上班
9 ： 30         工间操
12 ： 00         下班
2 ： 30         下午上班
5 ： 30         下午下班

5 、          以时钟电路为基础设计一个工业顺序控制器，用 LED 发光管的亮与灭模拟执行机构的动作，实现要求的工艺过程。