ISE14.6安装

    问题描述:Xilinx FPGA新手,Xilinx又出了个vivado,比ISE安装占的空间小,但是对芯片的支持不如ISE多。估计是ISE为了兼容之前的许多功能,导致越来越大了吧。开始不知道是直接用vivado还是先从ISE入手Xilinx FPGA,毕竟vivado以后是趋势,会替代掉ISE了的,但是估计关于vivado的资料不会特别多。考虑刚入门,于是先在Xilinx官网将vivado for windows和ISE for windows的安装包都下载了下来。先安装了ISE进行入门的学习了。
    安装过程:
    下载Xilinx官网的安装包可能会要求先下载一个java下载器,下载完成即可(下载的是ISE系统版本,下载完成的安装包大小为5.88G,真够多的)。然后解压要安装的ISE那个安装包,解压完双击xsetup.exe开始ISE的安装之旅了。
    准备工作:首先将其他的程序关闭,比如杀毒软件(安装过程中可能提示发生错误--可能由磁盘空间不足引起,实际可能是杀毒软件的影响造成的),将连接的USB接口的比如JTAG线,U盘等拔掉,不然会导致USB线驱动安装失败。
   以下是安装过程中的几个画面,注意安装路径要用全英文,不要有特殊字符和空格。

 

​​​​​​​  



    安装完成后会提示添加license,当前版本是试用版本的。具体的将试用版变成专业版可以上网搜索下解决办法。

 

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Spartan 6 FPGA 设计经典流水灯实验VERILOG源码 Xilinx ISE14.6 工程文件 //拨码开关SW3作为开关信号,导航按键UP和DOWN作为LED流动方向控制信号,实现8个LED开关、方向可控的流水灯功能 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号,低电平有效 input[0:0] switch, //拨码开关SW3输入,ON -- 低电平;OFF -- 高电平 input key_upup,key_down, //up和down两个导航按键输入,未按下为高电平,按下后为低电平 output reg[7:0] led //8个LED指示灯接口 ); //------------------------------------- //按键抖动判断逻辑 wire key; //所有按键值相与的结果,用于按键触发判断 reg[3:0] keyr; //按键值key的缓存寄存器 assign key = key_upup & key_down; always @(posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) keyr <= 4'b1111; else keyr <= {keyr[2:0],key}; wire key_neg = ~keyr[2] & keyr[3]; //有按键被按下 wire key_pos = keyr[2] & ~keyr[3]; //有按键被释放 //------------------------------------- //定时计数逻辑,用于对按键的消抖判断 reg[19:0] cnt; always @ (posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) cnt <= 20'd0; else if(key_pos || key_neg) cnt <=20'd0; else if(cnt < 20'd999_999) cnt <= cnt + 1'b1; else cnt <= 20'd0; reg[1:0] key_value[1:0]; always @(posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) begin key_value[0] <= 2'b11; key_value[1] <= 2'b11; end else if(cnt == 20'd999_999) begin //定时键值采集 key_value[0] <= {key_upup,key_down}; key_value[1] <= key_value[0]; end wire[1:0] key_press = key_value[1] & ~key_value[0]; //消抖后按键值变化标志位 //------------------------------------ //流水灯开启、停止和流动方向控制开关、按键值采集 reg led_en; //LED流水灯工作使能信号,高电平有效 reg led_dir; //LED流水灯方向控制信号,1--从高到低流动,0--从低到高流动 always @ (posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n) begin led_en <= 1'b0; led_dir <= 1'b0; end else begin //流水灯开启/停止控制 if(!switch[0]) led_en <= 1'b1; else led_en <= 1'b0; //流水灯方向控制 if(key_press[0]) led_dir <= 1'b0; //从低到高流动 else if(key_press[1]) led_dir <= 1'b1; //从高到低流动 else ; end //------------------------------------ //LED流水灯变化延时计数器 reg[23:0] delay; always @ (posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n) delay <= 24'd0; else delay <= dela
Spartan 6 FPGA设计PLL实例实验VERILOG源码 Xilinx ISE14.6 工程文件 //4个不同频率的时钟,进行不同的分频,实现同样的LED闪烁频率 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号,低电平有效 output[7:0] led //8个LED指示灯接口 ); wire clk_12m5; //PLL输出12.5MHz时钟 wire clk_25m; //PLL输出25MHz时钟 wire clk_50m; //PLL输出50MHz时钟 wire clk_100m; //PLL输出100MHz时钟 wire sys_rst_n; //PLL输出的locked信号,作为FPGA内部的复位信号,低电平复位,高电平正常工作 //------------------------------------- //PLL例化 pll_controller uut_pll_controller (// Clock in ports .CLK_IN1(ext_clk_25m), // IN // Clock out ports .CLK_OUT1(clk_12m5), // OUT .CLK_OUT2(clk_25m), // OUT .CLK_OUT3(clk_50m), // OUT .CLK_OUT4(clk_100m), // OUT // Status and control signals .RESET(!ext_rst_n),// IN .LOCKED(sys_rst_n)); // OUT //------------------------------------- //12.5MHz时钟进行分频闪烁,计数器为23位 led_controller #(23) uut_led_controller_clk12m5( .clk(clk_12m5), //时钟信号 .rst_n(sys_rst_n), //复位信号,低电平有效 .sled(led[0]) //LED指示灯接口 ); //------------------------------------- //25MHz时钟进行分频闪烁,计数器为24位 led_controller #(24) uut_led_controller_clk25m( .clk(clk_25m), //时钟信号 .rst_n(sys_rst_n), //复位信号,低电平有效 .sled(led[1]) //LED指示灯接口 ); //------------------------------------- //25MHz时钟进行分频闪烁,计数器为25位 led_controller #(25) uut_led_controller_clk50m( .clk(clk_50m), //时钟信号 .rst_n(sys_rst_n), //复位信号,低电平有效 .sled(led[2]) //LED指示灯接口 ); //------------------------------------- //25MHz时钟进行分频闪烁,计数器为26位 led_controller #(26) uut_led_controller_clk100m( .clk(clk_100m), //时钟信号 .rst_n(sys_rst_n), //复位信号,低电平有效 .sled(led[3]) //L

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