QDR SRAM接口FPGA 详细Verilog代码

QDR SRAM介绍

QDR 具有独立的读、写数据通路，均使用DDR，在每个时钟周期内会传输四个总线宽度的数据 （两个读和两个写），这就是QDR四倍数据速率的由来。
这里用到的是典型2字突发的QDR，对于4字突发的QDR操作类似，稍作改动就行。针对每个读或写请求，2 字突发器件传输两个字。DDR 地址总线用于在前半个时钟周期允许读请求，在后半个时钟周期允许写请求。
首先看接口的时序图

时序图，表明了 2 字突发 QDR II 存储器接口上的并发读 / 写操作。时钟有三组差分时钟，其中C时钟是发送寄存器的发送时钟，K时钟是目的寄存器用的采样时钟，CQ时钟是经过QDR器件延时，跟输出Q同步的时钟。
在K时钟的前半个周期，DDR 地址总线允许读地址传输给存储器；在时钟的后半个周期，DDR 地址总线允许写地址出现其中。因此，低有效的读控制 (/R) 和写控制 (/W) 控制可在同一时钟周期内有效。
设计目标就是要把QDR接口封装简化，把DDR接口都转化为FPGA内部可用的SDR，这样对用户侧而言，读写控制分离，读写地址分离，操作起来更简便。接口的原理图如下

时钟关系

可用看出两组发送给QDR的时钟，同频，满足C时钟相位为0和K时钟相位为270的关系。

写数据通路

从QDR SRAM的时序图中可以看出，写数据和地址的时序要求一样，因此处理起来也一样。多根数据总线用generate for生成，代码如下。地址通道做相同的处理

generate
    genvar var1;
    for(var1=0;var1<18;var1=var1+1)
      begin:  
        gen_QDR_D
        ODDR #(
            .DDR_CLK_EDGE("SAME_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
            .INIT        (1'b0       ), // Initial value of Q: 1'b0 or 1'b1
            .SRTYPE      ("SYNC"     )  // Set/Reset type: "SYNC" or "ASYNC"
        ) O_QDR_D_inst (
            .Q (O_QDR_D[var1]        ), // 1-bit DDR output
            .C (I_user_clk0          ), // 1-bit clock input
            .CE(1