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转载 FPGA基础之异步复位和同步释放电路的详细解释
假设rst_async_n撤除时发生在clk上升沿,如果如下电路则可能发生亚稳态事件。如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC,第二级触发器输出是可以异步复位,同步释放后的复位信号。电路目的:方式复位信号撤除时产生亚稳态事件。所谓异步复位和同步释放,是指复位信号是异步有效的,即复位的发生与clk无关。后半句“同步
2015-05-11 21:10:48 1149
空空如也
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