2015年02月_jianfeng_tony

原创 Matlab和Modelsim联合仿真

图文兼备，一步一步详细介绍了在Matlab的Simulink中调用Modelsim仿真HDL代码的设置步骤。

2015-02-15 09:56:12 12321 6

原创三分频50%占空比电路的VHDL可综合代码

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;------------------------------------------entity div3 isport( clk_in : in std_logic; clk_out :

2015-02-14 21:52:06 2413

原创一个32位DDS的可综合代码

功能描述：累加器32位频率控制字27位，高位屏蔽，内部设置为0 输出地址宽度11位，可带2k ROMlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--------------------------------------------------

2015-02-14 21:51:21 857

原创 SPWM控制器的全数字设计

基于DDFS原理进行调频的SPWM信号发生器。

2015-02-14 21:49:24 679

原创 Verilog中Task语句可综合设计实例

此程序在Xilinx ISE综合工具中实现了综合和布局布线后仿真，功能正确。感兴趣的可以一起讨论研究。`timescale 1ns / 1psmodule TaskLearn(clk , reset , signal);input clk , reset;output reg signal;reg [3:0]counter;reg [3:0]state;

2015-02-14 21:47:43 3628

原创恒精度频率计的Verlog可综合代码

采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。module Cymometer(clk, reset, signal, FreqNs, FreqNx, Freq);parameter clk_freq = 2_000_000;/*clk为2MHz*/input clk;input reset;inp

2015-02-14 21:47:14 616

原创恒精度频率计的VHDL可综合代码

采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。------------------------------------------------------------------------------------ Company: XJTU-- Engineer: 唐剑峰-- -- Create Date:

2015-02-14 21:44:04 833 1

原创在modelsim中添加altera库

图文兼备，一步一步详细的介绍了ModelSim编译Altera库的方法。

2015-02-14 21:41:25 5652 2

原创 Debussy-54v9-NT设置默认编辑器为Notepad++

图文兼备，详细介绍了HDL调试工具Debussy设置默认编辑器的方法。

2015-02-14 21:35:34 892 2

原创 Debussy-54v9-NT安装步骤

图文兼备，详细介绍HDL调试及代码查看工具软件Debussy的安装过程。

2015-02-14 20:40:56 2420

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