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转载 SignalTap II逻辑分析仪的使用
一、例子 我们使用如图1所示的verilog代码所实现的开关电路作为例子。这个电路把DE系列开发板上的前8个开关简单的和对应的8个红色LED相连接。它是这样工作的:在时钟(CLOCK_50)的上升沿读取开关的值,放入对应的寄存器,寄存器的输出与红色LED直接相连接。 按照图1代码实现该电路,锁定引脚,编译整个工程等等,这些在这里不再重复累述
2015-05-13 22:40:16 941
转载 用Modelsim仿真PLL IP核
由于要对FPGA读写SDRAM的工程进行调试,第一步就是验证PLL模块的功能,故结合网上找的一些资料,进行了如下PLL仿真实验。下面是仿真的全过程首先,看一下Quartus中的PLL模块:从上面图中可以看出:我的FPGA输入时钟是20MHZ,该PLL有三个输出,其中C0:5倍频,100MHZC1:1倍频,20MHZC2
2015-05-12 10:13:50 1863
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2016-12-23
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2015-05-18
FPGA建模技巧
2014-12-27
采用Cyclone与Cyclone-II系列器件进行设计
2014-09-16
空空如也
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