u924512005-CSDN博客

原创 zynq视频显示系统设计

1）性能指标Ø 分辨率：支持1920x1080p 60HZ视频流格式，24位RGB色显示；Ø 功能：支持至少3个缓存帧、支持水平垂直方向自动滚屏，支持VGA和HDMI；Ø 接口：支持AXI HP接口DDR3访问、支持AXI Lite接口进行CPU配置。Ø 资源：（LUT、slice）3.2处理流程与状态说明图2 VGA视频显示系统结构图

2017-07-25 16:22:42 3648 7

原创 IIR滤波器设计——个人感悟

查过很多资料，对于IIR滤波器结构和原理介绍很多，但是，真正对于FPGA的快速设计介绍很少。我对IIR滤波器的MATLAB仿真和FPGA硬件仿真做了充分的对比，关于IIR滤波器设计和实现做一下总结：说明：IIR滤波器最佳实现结构、IIR滤波器结果舍入处理已做过文档说明。1. FDAtool设计IIR滤波器参数——结构为直接I型比较简单，记录一下几种常用滤波器

2017-05-02 20:10:15 25665 6

原创 Xilinx SelectIO：个人整理

详细了解FPGA selectIO是学习FPGA基础，FPGA IO接口标准约束了IO的实现方式。大的分类：单端信号：LVCOMS、LVTTL；差分信号：SSTL、HCTL、LVDS、CML等，注意IO bank的VREF使用Ø IOBØ IDELAY2Ø ILOGIC2/ISERDES2Ø ODELAY3Ø OLOGIC/OSERDES3Ø IO_FIFO

2017-04-24 20:07:19 20433 1

原创 Xilinx 7Series Clocking Architecture——个人整理

1. The vertical clocking center line (the clock backbone) divides the device into adjacent left and right regions while the horizontal center line divides the device into its top and bottom sides.

2017-04-24 19:50:28 6197 3

原创二阶IIR滤波器结构与FPGA实现分析

IIR滤波器系数都会经过量化，a1一般量化为2的整数次方一般滤波器整体增益都会设置为1，举例：输入X：20位，增益Gain量化为无符号数gain：18位，系数b1,b2,b3,a1,a2,a3量化18位，16位小数，表示范围+-2；输出Y：20位；Section 1：X(z) * Gain / 2^20，对输入X进行增益Gain缩放，只需要一个20X18位乘法器，经过移位操作，Sect

2017-04-16 09:25:39 4924