FPGA跨时钟域的处理方法

在一个fpga系统设计中，经常需要处理多个时钟来源，比如FPGA作为一个转发桥连接几个不同的IC。不同的时钟域有不同的时钟频率和时钟相位。如何处理好多个时钟信号在FPGA内部的关系，让数据以及相关的控制信号在不同的时钟域之间准确的传递就是一个比较困难的问题。在这种情况下，建立与保持时间就显得尤为重要。理论上完美的信号应该是矩形的，上升和下降时间为0，在低速率系统中，上升下降时间确实可以忽略不计，但在高速系统中，这个时间不能忽略。在数字系统中0和1的判决在于电压，高于一个电压值表示为1，低于一个电压值表示为0，在这两个电压之间存在一个中间不确定状态的值，当跨时钟域的时候，新的时钟域时钟采样时间恰好落在这个区间内，就可能发生错误，这就是数字系统中最需要避免的亚稳态。如何避免呢？

最好的办法是采用FIFO，读写时钟分别是两个时钟域的时钟，通过FIFO的满空状态，以及读写使能，控制好输入输出的流量。

还有一种办法就是使用双锁存器的办法，即一个信号从A时钟域进入另一个时钟域B的时候，先用B时钟对输入信号连续锁存2次，然后再在B时钟域中使用，可以有效消除亚稳态，不过需要注意的是假如A时钟频率低于B时钟频率的时候，出现数据被插值，即一组数据，本来是10个字节依次传递过来，但到达B时钟域后，因为B时钟较快，而数据变化速率依然是A时钟频率决定，于是数据可能会出现被多次采样，造成不被期望产生的插值，变成十几个乃至几十个数据。当A时钟频率高于B时钟频率的时候，可能会出现信号漏采的问题。所以采用FIFO是更稳妥的办法，当然FIFO也有一定的局限性，所以需要灵活的使用这两种办法，以达到最佳效果。