FPGA/CPLD/ verilog HDL
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wangxiaoming
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FPGA面试题
FPGA面试题 本文中内容发布在微信公众号:程序员开发者社区,欢迎关注 1什么是Setup和Holdup时间? 答: setip 建立时间 holdup 保持时间 建立时间是指, 时钟边缘前,数据信号保持不变的的时间,保持时间 是指时钟跳变边缘数据信号数据信号保持不变的...原创 2015-05-22 15:15:44 · 11884 阅读 · 0 评论 -
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任意奇数分频器
从网上找到一段感觉写的很不错的verilog,任意奇数分频器的实现。 上代码: //任意奇数分频器,只需要将n改为你想要的奇数即可。 module any_odd_div (clkdiv,clk); output clkdiv; //输出分频信号 input clk; //时钟信号 reg[2:0]cnt1,cnt2;//计数器1,计数器2 reg clk_temp...原创 2019-07-09 14:20:11 · 1558 阅读 · 0 评论