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转载 通信常识:波特率、数据传输速率与带宽的相互关系

【带宽W】    带宽,又叫频宽,是数据的传输能力,指单位时间内能够传输的比特数。高带宽意味着高能力。数字设备中带宽用bps(b/s)表示,即每秒最高可以传输的位数。模拟设备中带宽用Hz表示,即每秒传送的信号周期数。通常描述带宽时省略单位,如10M实质是10M b/s。带宽计算公式为:带宽=时钟频率*总线位数/8。电子学上的带宽则指电路可以保持稳定工作的频率范围。【数据传输速率Rb】

2014-08-21 09:26:14 51030 6

转载 上采样 下采样

http://bbs.ednchina.com/BLOG_ARTICLE_3006018.HTM下采样:定义:对于一个样值序列间隔几个样值取样一次,这样得到新序列就是原序列  的下采样。  采样率变化主要是由于信号处理的不同模块可能有不同的采样率要求。下采样相对于最初的连续时间信号而言,还是要满足采样定理才行,否则这样的下采样会引起信号成分混叠。  下采样就是抽取,是多

2014-08-20 14:49:46 17068

zynq开发教程.pdf

zynq开发,里面有详细的例程,明白VIVADO 和SDK 的简单开发流程,调试和固化代码。熟悉zynq核框架

2020-06-29

sata_control.pdf

Design of an Open-Source Sata Core for Virtex-4 FPGAs ,搭配本人博客中博文SATA控制器学习资料整理 有理解说明

2020-05-27

ddr_ctrl.v

DDR控制代码,直接调用DDR IP核,没有AXI接口。代码写数据,然后再读出,校验读写数据是否一致。

2020-03-30

Aurora 8B 10B IP 核发送模块代码

Aurora 发送代码,这个模块核在共享逻辑 ,只需要输入参考时钟 复位等信号即可

2019-06-18

ddr_ctrl.v

DDR 简单的控制代码。只要复位输入正确,系统复位先高后低,就可以实现DDR读写。如果DDR配置成功则复位完成(从高到低),时钟锁存,初始化完成。如果这些都配置完成了,DDR还是不对,那很大原因就是参数配置和状态机跳转不对

2019-06-05

XHDLrj-VHDL-to-verilog.rar

只要代码中没有中文注释,没有乱码就可以翻译。个别翻译转换不了的会有提示,自己对应更改即可。再也不用担心自己看不懂VHDL 了。

2019-06-05

802.11a中文协议

802.11a中文官方协议,里面包括传输标准,数据帧格式,每一步数据处理的结果(如扰码、交织、插入导频、ifft变换等)

2015-10-30

88e1112英文手册

88e1112英文手册,详细描述了寄存器配置,SGMII传出格式等

2013-09-06

88E1111英文手册

以太网交换机,88E111的详细描述,包含寄存器配置,传输时序图等

2013-09-06

88E6095文档

88E6095以太网交换机的英文文档,描述详细,值得一看

2012-11-16

sccb总线控制英文资料

OmniVision公司的SCCB总线控制文献,各个时序描述很详细

2012-11-16

ov_control

ov7620摄像头控制程序verilog代码,用href,vsync控制数据传输,在signaltap下图像采集10行数据,已验证能够显示出图片

2012-09-08

RS23接口控制verilog代码

RS23接口控制verilog代码,8数据位,奇校验,1个停止位,在signaltap下仿真成功

2012-09-08

ov7620资料

对引脚说明,寄存器控制和SCCB协议及曝光控制时序图有详细介绍

2012-08-02

空空如也

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