EDA时序电路的Verilog设计

最新推荐文章于 2023-07-06 14:33:42 发布

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分类专栏： EDA 文章标签： EDA 时序电路

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  时序电路通常都是由过程语句来描述的 

  时钟边沿敏感型(posedge,negedge)、电平敏感型 

  触发器：时钟端要加上posedge，表示需要产生时序电路 

  用UDP也能描述时序电路，(01)表示信号是上升沿触发、(10)表示信号下降沿触发；Q表示原状态数据，Q+表示次态数据，‘-’表示保持原状态。 

  上升沿时钟控制端：posedge CLK 

  下降沿异步复位：negedge RST if(!RST) Q<=0; 

  时钟使能：if (EN) 

  高电平同步复位：if(RST==1) Q=0; 

  锁存器：电平触发型，时钟端不加posedge，通过在条件语句中不把所有的可能条件表述出来，使不满足条件下保持原数据，从而产生时序电路 

  低电平异步清0控制：RST if(!RST) Q<=0;（与触发器相比少了negedge） 

  异步时序电路：通过多个时钟过程语句构成（多个always语句） 

  边沿触发型时序模块： 

  如果将某信号定义为边沿敏感时钟信号，必须在敏感表中给出对用的表述：posedge A或negedge A，但在always过程结构中不能再出现信号A了。 

  如果将某信号定义为对应于某时钟的电平敏感的异步控制信号，则出来在敏感信号表中给出表述外，在always过程中必须明示信号B的逻辑行为，即表述上是边沿敏感信号，但是电路性能上是电平敏感的。 

  若将某信号定义为同步控制信号，则不能出现在敏感信号表中。 

  注意： 

  1、敏感信号表中不能出现混合信号 

  2、异步敏感信号，定义了negedge表示低电平敏感信号，定义了posedge表示高电平敏感 

  3、不能在敏感信号表中定义除了异步时序控制信号以外的信号 

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