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K60的ADC总结

标签: 算法编程扩展活动
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16位逐次逼近模数转换器ADC的特点:

 线性连续的近似值算法可以达到16位的分辨率。
 有4个双工和24个单工外部类比输入。
 输出模式:有16位、13位、11位、9位不同的双工模式,或者16位、12位、10位、8位的单工模式。
 输出应用双工的16位补充信号扩展成不同的模式。
 输出在右对齐未标记转换成单工模式。
 单工或者继续转换模式(单工之后自动转换成空闲模式)。
 配置单工时间和转换速度/电压。
 转换完成/硬件平均完成标记和中断。
 输入时钟可从四个时钟源选择。
 在低电压模式下进行低噪音操作。
 低噪音操作模式下使用异步时钟源输出时钟。
 可选择硬件转换来激活硬件通道选择。
 自动比较中断可以大于、等于、小于、超过可编程值、或者在可编程值区间之内。
 温度传感器。
 硬件平均性能检测。
 可选择的电压:直流或交流。
 自校对 模式。
 可编程的PGA达到x64gain.

采样时间和总的转换时间
对于一个短采样(ADLSMP=0),会在第一次转换采样的4个ADCK周期的基础之上再加上2个额外的采样周期。对于高速转换(ADHSC=1),任何转换都会额外增加2个采样周期。下表总结了ADC配置可能的采样时间。
ADC配置
采样时间(ADCK周期)
ADLSM
ADLSTS
ADHSC
第一次或单工
子系统
0
X
0
6
4
1
00
0
24
1
01
0
16
1
10
0
10
1
11
0
6
0
X
1
8
6
1
00
1
26
1
01
1
18
1
10
1
12
1
11
1
8
转换的总时间依赖于:采样时间,MCU总线频率,转换模式,高速配置和转换时钟频率(fADCK). ADHSC位是用于配置一个高时钟输入频率,它可以加快转换的速度。为了达到内部ADC时间的需要,ADHSC位增加额外的ADCK周期。当ADHSC=1,转换要花
费超过2个ADCK的周期。当ADCLK超过了最小时间就要用到ADHSC。当模块有效时,采样输入就会开始。ADLSMP和ADLSTS会根据所选的转换模式来选择采样的次数。当采样完成之后,转换器就会与输入通道映射开来同时连续近似值算法开始执行,它可以决定模拟信号的数值。当转换算法完成之后,转换结果会传输到寄存器Rn中。
如果总线频率比fADCK 小,当短采样有效(ADLSMP=0)时不能保证持续转换活动精确的采样时间。最大的转换时间是由所选的时钟源和所选分频有关。通过ADICLK位可以对时钟源进行选择,分频是由ADIV位确定的。下面的方程给出了适合所有配置的最大转换时间。从表34-107 中可以得到方程中不同的参考值。
表34-107 单工或者第一次持续转换的时间(SFCAdder)
ADLSMP
ADACKEN
ADICLK
单工或第一次持续转的外时间
1
X
0x,10
3个ADCK周期+5个总线时钟周期
1
1
11
3个ADCK周期+5个总线时钟周期1
1
0
11
5us+3个ADCK周期+5个总线时钟周期
0
X
0x,10
5个ADCK周期+5个总线时钟周期
0
1
11
5个ADCK周期+5个总线时钟周期1
0
0
11
5us+5个ADCK周期+5个总线时钟周期
表34-108 均值因子
AVGE
AVGS[1:0]
均值号因子
0
xx
1
1
00
4
1
01
8
1
10
16
1
11
32
表34-109 基本转换时间(BCT)
模式
基本转换时间(BCT)
8b s.e
17 个ADCK 周期
9b diff
27个 ADCK 周期
10b s.e
20个ADCK 周期
11b diff
30个ADCK 周期
12b s.e
20个ADCK 周期
13b diff
30个ADCK 周期
16b s.e
25个 ADCK 周期
16b diff
34个ADCK 周期
表34-110 长采样额外时间(LSTAdder)
ADLSMP
ADLSTS
长采样额外时间(LSTAdder)
0
xx
0个 ADCK 周期
1
00
20个 ADCK 周期
1
01
12 个ADCK 周期
1
10
6 个ADCK 周期
1
11
2 个ADCK 周期
表34-111 高速转换时间额外时间(HSCAdder)
ADHSC
高速转换额外时间(HSCAdder)
0
0 个ADCK周期
1
2 个ADCK周期
注意:ADCK频率必须在fADCK的最小和最大之间以满足ADC的确切要求。
34.4.5.6. 转换时间实例
以下示例使用图34-95和表34-107中的信息。
34.4.5.6.1 典型的转换时间配置
ADC转换的典型配置是:10位模式,使用总线时钟作为输入时钟源,选择输入时钟除1频率和一个8MHz的总线频率,长采样时间和高速转换都无效。通过图34-95可以计算一个简单转换的转换时间,表34-107提供转换信息。
表34-112 典型转换时间
不同类型
时间
SFCAdder
5个ADCK周期+5个总线时钟周期
AverageNum
1
BCT
20 个总线周期
LSTAdder
0
HSCAdder
0
转换结果时间是通过程序表中列举的参数来定的。因此一个总线时钟等于8MHz,ADCK周期等于8NHz,结果转换时间是3.75us.
34.4.5.6.2 长转换时间配置
长ADC转换的配置是:16位双工模式,总线时钟作为输入时钟源,选择输入时钟/8频率。8MHz的总线频率,长采样时间有效,有更长的额外时间,高速转换无效,32位的均值转换有效。通过图34-95可以计算转换时间。
表34-113 典型的转换时间
不同类型
时间
SFCAdder
3个ADCK周期+5个总线时钟周期
AverageNum
32
BCT
34个ADCK周期
LSTAdder
20个ADCK周期
HSCAdder
0
结果转换时间是由程序表中列举的参数来定的。总线时钟等于8MHz,ADCK等于1MHz,结果转换时间是57.625us.总的转换时间是1.844ms.
34.4.5.6.3 短时间转换配置
短时间转换配置为:8位的单工模式,总线时钟作为输入时钟源,选择输入时钟/1频率,20MHz的总线频率,总线频率为20MHz,长时间采样无效,高速转换有效。通过图34-95可以计算转换的时间表34-107提供了转换的详细信息。
表34-114 典型转换时间
不同类型
时间
SFCAdder
5个ADCK周期+5个总线时钟周期
AverageNum
1
BCT
17个ADCK周期
LSTAdder
0个ADCK周期
HSCAdder
2
结果转换时间是通过程序表中的列举的参数来计算的。总线时钟等于20MHz,ADCK频率为20MHz,结果转换时间是1.625us。
34.4.5.6.4 硬

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