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RSS订阅转载 PCIe 复位：Clod reset、warm reset、Hot reset、Function level reset
转载： https://blog.csdn.net/yijingjijng/article/details/48246593PCIe总线规定了两个复位方式：conventional Reset和FLR（FunctionLevel Reset），而Conventional Reset由进一步分为两大类：Fundamental Reset和Non-Fundamental Reset。Fundament...
2018-04-01 11:27:56
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转载 TCP/IP四层模型
原文地址：http://www.cnblogs.com/BlueTzar/articles/811160.html收藏，学习！！（稍作补充） TCP/IP参考模型 ISO制定的OSI参考模型的过于庞大、复杂招致了许多批评。与此对照，由技术人员自己开发的TCP/IP协议栈获得了更为广泛的应用。如图2-1所示，是TCP/IP参考模型和OSI参考模型的对比示意图
2017-08-24 15:50:56
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转载 Vivado中几种仿真模式比较
原文地址：http://www.openhw.org/topic-1535收藏，备忘！！Vivado中的5种仿真模式1、run behavioral simulation 行为级仿真，也是通常说的功能仿真2、post-synthesis function simulation综合后的功能仿真3、post-synthesis timing simula
2017-08-15 14:17:36
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转载 DCM,PLL和MMCM的区别
原文地址：https://forums.xilinx.com/t5/Welcome-Join/DCM-MMCM-and-PLL/td-p/654372The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock
2017-08-05 17:49:35
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转载 TCP协议与UDP协议的区别
原文地址：http://www.cnblogs.com/longiang7510/p/5441502.html收藏，学习！！（稍作补充）首先咱们弄清楚，TCP协议和UCP协议与TCP/IP协议的联系，很多人犯糊涂了，一直都是说TCP/IP协议与UDP协议的区别，我觉得这是没有从本质上弄清楚网络通信！TCP/IP协议是一个协议簇。里面包括很多协议的。UDP只是其中的一个。之所以命
2017-08-01 14:39:00
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转载 串行 RapidIO: 高性能嵌入式互连技术
原文地址： http://www.ti.com.cn/general/cn/docs/gencontent.tsp?contentId=50741收藏，学习！！串行 RapidIO: 高性能嵌入式互连技术串行RapidIO针对高性能嵌入式系统芯片间和板间互连而设计，它将是未来十几年中嵌入式系统互连的最佳选择。本文比较RapidIO和传统互连技术的优点；介绍Rap
2017-07-25 10:57:11
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转载 为什么PCB上的单端阻抗控制50欧姆？
转载，收藏学习！！原文地址：http://www.edadoc.com/cn/TechnicalArticle/show.aspx?id=817很多刚接触阻抗的人都会有这个疑问，为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆？这是一个看似简单但又不好回答的问题。在写这篇文章前我们也查找了很多资料，其中最有知名度的是Howard Johnson, P
2017-07-05 10:15:05
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转载 DDR2存储器介绍
收藏，学习！！原文地址：http://www.cnblogs.com/embedded-linux/p/4993069.html一． DDR2介绍DDR2由JEDEC（电子设备工程联合委员会）开发的新生代内存技术标准。该标准定义了DDR2封装、寻址及操作、电气等所有特性。DDR相关技术对比 DDRDDR2DDR
2017-03-31 18:32:29
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转载 BGA封装及分类
网上资料整理收藏！！BGA全称Ball Grid Array（球栅阵列封装），此技术为应用在集成电路上的一种表面黏着封装技术。它具有高密度，优良的导热性以及更低的电感引脚等优点。目前BGA封装主要有以下几类： 1. FBGA即Fine-Pitch BGA（细间距BGA），BGA锡球针脚密度更大，体积更小，容量更大，散热更好，更适合于内存与显存颗粒的封装。
2017-03-30 16:22:08
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转载 详解SPI中的极性CPOL和相位CPHA
收藏，学习！！原文地址：http://blog.csdn.net/ce123_zhouwei/article/details/6923293 SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，
2017-03-28 16:27:25
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转载 EEPROM和flash的区别
原文地址：http://blog.csdn.net/yuanlulu/article/details/6163106收藏，学习！！存储器分为两大类：ram和rom。 ram就不讲了，今天主要讨论rom。 rom最初不能编程，出厂什么内容就永远什么内容，不灵活。后来出现了prom，可以自己写入一次，要是写错了，只能换一片，自认倒霉。人类文明不断
2017-03-01 16:58:10
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转载 NorFlash 和NandFlash的区别
原文地址：http://blog.csdn.net/tigerjibo/article/details/9322035收藏，方便查阅！！[摘要]：作为一个嵌入式工程师，要对NorFlash 和NandFlash要有最起码的认知。本文通过从启动方式、读写方式、容量成本、可靠性、寿命以及是使用型上进行了全面的分析和对比。任何事物都两面性，因此其本身没有好坏之分，重要的是我们如何
2017-03-01 16:45:49
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转载 Altera PLL失锁的原因
收藏学习！！！Possible Causes for PLL Loss of LockA phase-locked loop (PLL) can lose lock fora number of reasons. The following are some common causes for the PLL to loselock. If the explanation of these
2017-01-05 09:35:26
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转载 LVDS信号介绍及PCB设计
原文地址：http://www.cnblogs.com/hong-jing/p/5140666.html收藏学习！！！一．LVDS简介1.１、LVDS信号介绍LVDS：Low Voltage Differential Signaling，低电压差分信号。LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。LVDS是一种低摆幅的差分信号技术，它使得信
2017-01-04 12:05:59
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转载 高速PCB设计EMI之九大规则
原文地址：http://www.eepw.com.cn/article/279677.htm收藏学习！！！ 随着信号上升沿时间的减小及信号频率的提高，电子产品的EMI问题越来越受到电子工程师的关注，几乎60%的EMI问题都可以通过高速PCB来解决。以下是九大规则： 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟
2017-01-04 11:22:23
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转载 timequest静态时序分析学习之基本概念
原文地址：http://www.cnblogs.com/Oursbuzouxunchanglu/p/3957473.html收藏，学习！基本概念1.1延迟因素 第一，FPGA芯片内部的一些固有延迟，包括建立时间Tsu、保持时间Th和数据存入寄存器到输出管脚时间Tco，这些时间是由FPGA芯片决定的，不同的FPGA芯片这些延迟时间不一样。（如图1） 第二，
2016-12-10 18:06:52
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转载 timequest静态时序分析学习之命令约束
原文地址：http://www.cnblogs.com/Oursbuzouxunchanglu/p/3957693.html收藏，学习！！！Timequest共包括13条约束命令（从timequest工具constrants下拉菜单可选的约束命令，实际不止这么多），分别是： Creat clock Creat generated clock
2016-12-07 15:17:20
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转载 FPGA 时序约束几种方法
原文地址：http://www.eefocus.com/leageshine/blog/09-01/163871_8a32a.html收藏，学习！！！对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。 riple从最近一段时
2016-12-06 23:09:55
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转载 FPGA常用复位处理比较
原文地址 ： http://blog.163.com/qingyu_1984/blog/static/1444145032012620112858498/一、介绍： 同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下： always @ (posedge clk) be
2016-12-06 14:41:15
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转载 FPGA三段式状态机的思维陷阱
原文地址 ： http://archive.ednchina.com/bbs.ednchina.com/BLOG_ARTICLE_3003230.HTM用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点:1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少，比一段式状态机更简洁。 对于第一点，我非
2016-12-06 11:24:32
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转载 在FPGA中实现源同步LVDS接收正确字对齐
原文地址：http://www.eefocus.com/article/09-06/5922703030607pn55.html在串行数据传输中，数据接收端需要一些特定的信息来恢复出正确的字边界，以确定串行码流中哪些比特属于原始并行数据里的同一时钟节拍里的数据，这一处理过程称为字对齐(Word Aligner)。一些标准的协议会定义特殊的码型(常见的码型如8B/10B编码中的K28.5)用于字
2016-12-06 11:08:07
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空空如也
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