CPLD/FPGA
xiaoyangger
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Quartus II常见错误
1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施:编辑vector source file转载 2012-04-08 08:39:38 · 40057 阅读 · 0 评论 -
Quartus 警告分析
1.Found clock-sensitive change during active clock edge at time on register ""原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加 载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后 果为导致结果不正确.措施:编辑vector source file转载 2012-04-07 21:58:35 · 1449 阅读 · 0 评论 -
Zedboard 评测(一)——Demo演示
Zedboard是第一款面向开源社区的Zynq-7000系列开发板,而Zynq-7000系列FPGA,也称为完全可编程(All Programable)SoC,是Xilinx一个有重大意义的产品系列。在FPGA里集成高性能的处理器内核一直是众多FPGA厂商以及客户的需求,Zynq-7000的面世标志着Xilinx在SoC集成度上的一个突破,实现了双核Cortex-A9 MPcore和最新的28原创 2012-09-12 10:40:12 · 13723 阅读 · 2 评论 -
CPLD/FPGA/Verilog_如何写代码减少逻辑单元的使用数量
如何写代码减少逻辑单元的使用数量工作中遇到的问题,芯片级的资源有限制,没办法只能改进逻辑单元综合电路逻辑。一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大. 例程:always@(posedge clk) begin count1=count1+1; if(count1==转载 2012-11-14 16:40:23 · 1180 阅读 · 0 评论