SerDes interface参考设计_测试实验（7）

最新推荐文章于 2023-02-27 22:14:35 发布
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分类专栏： SerDes 文章标签： serdes CDR 8B10B编码 fpga 京微雅格国产FPGA 国产FPGA
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7   测试实验

7.1   传输测试

测试1：系统时钟为？MHz，采用3.3VLCOMSIO进行数据传输，发送端发送8位的累加值，传输后经过在接受端对数据进行恢复并判断，测试平台为hr03的evb板，数据线为普通的杜邦线，线长约15cm。

系统时钟

测试时间

错误数据个数

20M

1h

0

80M

1h

0

100M

1h

0

120M

1h

0

120M

32h

失败，时钟错位，导致解码全部出错

140

1h

每秒1个错误

80M

64h

0

测试2：系统时钟为？M

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yijingjing17
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