关于上、下拉电阻的总结整理

 

关于上、下拉电阻的总结整理

分类： Anolog&&Digital 2012-03-15 16:35  11人阅读  评论(0)  收藏  举报

       在电路中，我们经常接触到上、下拉电阻的概念，它们到底有什么作用？为什么？这个问题并不单纯，因为这个问题本身就不够具体，因为不同的应用场合，它们的作用和使用的原因是不同的！下面我结合网上查阅的资料和自己的理解总结一下，大多取自网络，故特别标记为转载。

       1、对于高阻态的情形

             例如有些总线为三态总线，也就是高、低和高阻态，当总线置为高阻态时，电平是不确定的，对总线驱动的电路来说，默认应该是高还是低？这是我们选择上拉还是下拉电阻的考虑动因，默认高，则上拉；默认低，则下拉。

       2、对于OC（集电极开路）和OD（漏极开路）的情形

            引用：上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现了OC、OD输出的芯片。

            由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。

            对于OC和OD电路的上拉电阻的计算，其实就是OC或OD输出的那个负载电阻的计算，当然还要考虑管子的工作状态和下一级的负载大小。

       3、增大输出引脚的驱动能力时，往往加上拉电阻。

       4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

       5、抗干扰

             A:芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

             B:提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。

       6、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

       补充知识：

       输入、输出（IO）：

       从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:
       1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片。并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱。接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要)。
       2. 对于输出管脚:
           1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻。
           2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连。典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能)。
           其工作原理是:
                 在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态)。针对MOS 电路上下拉电阻阻值以几十至几百K为宜。

(注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应)