2008年04月24日

原创 关于毛刺问题的探讨

毛刺问题是我们在PLD/FPGA设计中面临的最重要的挑战,只有深刻理解毛刺问题,才有可能真正掌握PLD/FPGA设计的精髓。

<一>. 和可靠性有关的几个概念

1.建立时间和保持时间
      建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器。  如图1 。 数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。
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发表于 @ 2008年04月24日 19:55:00|评论(loading...)|编辑

2008年03月29日

原创 quartus2 经常出现的警告

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发表于 @ 2008年03月29日 14:23:00|评论(loading...)|编辑

原创  32个最热CPLD-FPGA论坛

32个最热CPLD-FPGA论坛 本文来自:我爱研发网(52RD.com) 详细出处:http://www.52rd.com/bbs/Detail_RD.BBS_90763_95_9_1.html阅读全文>

发表于 @ 2008年03月29日 11:05:00|评论(loading...)|编辑

原创 IT从业人员必看的10个论坛

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发表于 @ 2008年03月29日 10:38:00|评论(loading...)|编辑

2008年03月17日

原创 IT开发工程师的悲哀

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发表于 @ 2008年03月17日 20:23:00|评论(loading...)|编辑

原创 学习HDL的几点重要提示

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发表于 @ 2008年03月17日 20:20:00|评论(loading...)|编辑

原创 ] FPGA设计需注意的方方面面

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发表于 @ 2008年03月17日 20:16:00|评论(loading...)|编辑

原创 一篇很好的文章,学verilog的可以好好看看!(转载

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发表于 @ 2008年03月17日 20:15:00|评论(loading...)|编辑

原创 FPGA设计中关键问题的研究

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发表于 @ 2008年03月17日 20:10:00|评论(loading...)|编辑

原创  verilog开发经验。

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发表于 @ 2008年03月17日 20:08:00|评论(loading...)|编辑

原创 FPGA设计中的编程技巧

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发表于 @ 2008年03月17日 20:06:00|评论(loading...)|编辑

原创 Verilog讨论组精彩内容摘录

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发表于 @ 2008年03月17日 20:05:00|评论(loading...)|编辑

原创 FPGA系统设计实战经验分享-硬件篇

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发表于 @ 2008年03月17日 20:03:00|评论(loading...)|编辑

原创 [转帖]我的FPGA开发体会

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发表于 @ 2008年03月17日 20:00:00|评论(loading...)|编辑

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发表于 @ 2008年03月17日 20:00:00|评论(loading...)|编辑

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发表于 @ 2008年03月17日 19:59:00|评论(loading...)|编辑

原创 FPGA/CPLD数字电路设计经验分享

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发表于 @ 2008年03月17日 19:56:00|评论(loading...)|编辑

原创 初学VHDL的一点心得。。。。

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发表于 @ 2008年03月17日 19:55:00|评论(loading...)|编辑

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发表于 @ 2008年03月17日 17:30:00|评论(loading...)|编辑

原创 开发人员需要知道的东西杂谈

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发表于 @ 2008年03月17日 17:28:00|评论(loading...)|编辑

原创 VHDL编程的一些心得体会

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发表于 @ 2008年03月17日 17:26:00|评论(loading...)|编辑

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